Устройство поэлементного фазирования

Устройство поэлементного фазирования

Иллюстрации

Показать все

Реферат

 

iI) 4733l5

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Респчблик (61) Дополнительное к авт. свпд-ву (22) Заявлено 16.06.72 (21) 1797274/26-9 (51) М. Кл. Н 04t 7/02 с присоединением заявки ¹

Государственный комитет (23) Приоритет

Опубликовано 05.06.75. Бюллетень ¹ 21

Дата опубликования описания 09.09.75

Совета Министров СССР по долам изобретений и открытий (53) УДК 621.394.662.2 (088.8) (72) Авторы изобретения

А. В. Алеевский, В. Г. Дорохов и Ю. К. Шляхов (71) Заявитель (54) УСТРОЙСТВО ПОЭДЕ1т1ЕНТНОГО ФАЗИ РОВАН ИЯ

Изобретение может быть использовано для повышения помехоустойчивости синхронных систем дискретной связи.

Известно устройство поэлементного фазирования, содержащее два интегратора, выходы которых через блок сравнения соединены с управляемым делителем.

Цель изобретения — повышение помехоустойчивости и ускорение вхождения в синхронизм.

Предлагаемое устройство отличается тем, что каждый выход блока сравнения через последовательно соединенные элемент задержки и схему И, управляемую с выхода регенератора через блок анализа посылок, подключен к соответствующему входу блока усреднения фазы рассогласования, выходы которого через последовательно соединенные блок управления и управляемый делитель подключены к дополнительным входам интеграторов, а блок анализа посылок содержит два элемента задержки и схему «НЕ», причем выход одного элемента задержки подключен к одному входу схемы «И» непосредственно, а выход другого элемента задержки связан со вторым входом схемы «И» через вторую схему «НЕ» и схему «ИЛИ».

На фиг. 1 изображена функциональная схема предлагаемого устройства; на фиг. 2 показаны зависимости напряжения на интеграторах от величины расфазирования; на фиг.

3 — зависимости наличия сигнала расфазирования от величины расфазирования; на фиг. 4 — временные диаграммы работы пред5 лагаемого устройства.

В состав устройства входят интеграторы 1 и 2, блок сравнения 3, элементы задержки

4 — 7, схемы «И» 8 — 10, «ИЛИ» 11, «НЕ» 12 и 13, блок усреднения 14, блок управления

10 15, опорный генератор 16, управляемый делитель 17.

Входными сигналами устройства являются огибающая сигнала (фиг. 4 а), поступающая па входы интеграторов 1, 2, и регенерирован15 пая кодовая последовательность (фиг. 4 д), поступающая с первой решающей схемы на входы элементов задержки 4, 5 и схему «НЕ»

12.

Выходным сигналом устройства являются

20 вырабатываемые управляемым делителем 17 импульсы основной тактовой последовательности (фиг. 4 в), совпадающие по фазе с границами элементов принимаемого сигнала.

Сигналы управления, поступающие с уп25 равляемого делителя 17 на интегратор 1, сдвинуты относительно основной тактовой последовательности на часть элементарной посылки Л в сторону «опережения» (фиг. 4 с), а на интегратор 2 — в сторону «отставания»

30 (фиг. 4 d). При поступлении на интеграторы

473315

55 б0

1, 2 импульсов управления с них считываются результаты интегрирования и происходит начальная установка. Таким образом, интервалы интегрирования интеграторов равны длительности элементарной посылки 10, а зоны интегрирования сдвинуты на +-Л относительно основной тактовой последовательности.

Величина выходных сигналов интеграторов зависит от величины расфазирования (p между принимаемым сигналом и основной тактовой последовательностью. При приеме одиночного токового элемента длительностью т. е. токового элемента, которому предшествовал бестоковый и за которым следует бестоковый, в случае отставания основной тактовой последовательности выходной сигнал

U интегратора 1 больше выходного сигнала

U> интегратора 2, а в случае оперсжения—

U ) U (фиг. 2 а). Если основная тактовая последовательность находится в фазе с принимаемым сигналом, выходные сигналы интеграторов равны.

При приеме первого элемента в токовой последовательности длительностью )2fp, т.е. токового элемента, которому предшествовал бестоковый, а следует токовый, при опережении основной тактовой последовательности и при отставании на величину . Л U>)Ui, при отставании на величину ) Л U> — — U> (фиг. 2 в) .

При приеме последнего элемента в токовой последовательности длительностью )23, т. е. токового элемента, за которым следует бестоковый, а предшествовал токовый, при отставании и при опережении на величину (Л U ) U>, при опережении на величину

)Л Uj — — У (фиг. 2 с).

С выхода интеграторов 1, 2 результаты интегрирования поступают на блок сравнения

3, который вырабатывает сигнал «опережение» при Uq) U и сигнал «отставание» при

У ) Ь, при U> = U> сигнал расфазирования не выдается (фиг. 4 г, f). Зависимость появления сигналов расфазирования на выходах

«отставание» и «опережение» блока сравнения

3 от ср для случая приема одиночного токового элемента, первого элемента в токовой последовательности длительностью )2t<, последнего элемента .в токовой последовательности длительностью )2to показана соответственно на фиг. 3 а, b, с.

Импульсы «опережение» (фиг, 4 е), задержанные элементом задержки 6 на длительность элементарной посылки, поступают на вход схемы «И» 8 (фиг. 4 l); импульсы «отставание» (фиг. 4 f), задержанные элементом задержки 7 также на длительность элементарной посылки, поступают на вход схемы

«И» 9 (фиг. 4 т).

Разрешающий (положительный) сигнал на вторые входы схем «И» 8, 9 поступает с выхода схемы «И» 10 (фиг. 4 к) только в том случае, если на первом входе схемы «И» 10, т. е. на выходе элемента задержки 4, задерживающей регенерированную кодовую после5

50 довательность также на длительность элементарной посылки, находится разрешающий (положительный) сигнал, соответствующий токовому элементу (фиг. 4 h), и разрешающий сигнал пместся на другом входе c"ñìû

«И» 10, т. е. на выходе схемы «ИЛИ» 11.

Разрешающий сигнал со схемы «ИЛИ» 11 совпадает с разрешающим сигналом с линии задержки 4 в следующих случаях: — если за токовым элементом следует бестоковый — тогда разрешающий сигнал с элемента задержки 4 совпадает с разрешающим сигналом, полученным путем инвертирования незадержанного бестокового элемента схемой

«НЕ» 12 (фиг, 4 ); — если токовому элементу предшествует бестоковый — тогда разрешающий сигнал с линии задержки 4 совпадает с разрешающим сигналом со схемы «НЕ» 13 (фиг. 4 j), полученным путем инвертирования бестокового элемента, задержанного элементом задержки

5 на длительность двух элементарных посылок; — если за токовым элементом следует и ему предшествует бестоковый — тогда ра.зрешающие сигналы появляются на выходах схем «НЕ» 12, 13.

Таким образом, схемы «И» 8, 9 пропускают сигналы расфазирования только от тех элементов, от которых принято решение, что они токовые и им предшествовал или за ними следовал бестоковый (фиг. 4 и, о) .

Со схем «И» 8, 9 сигналы расфазирования поступают на блок усреднения 14. Сигналы расфазирования от первых и последних элементов токовых последовательностей длительностью )24 по величине расфазирования

qð(+-Л взаимнокомпенсируются, и суммарная зависимость коррекционного эффекта от величины расфазирования « р» имеет две ступени в зоне «опережения» и аналогичные две ступени в зоне «отставания» (фиг. 3 d) С выходов блока .усреднения 14 сигналы коррекции фазы поступают на блок управления 15, который, добавляя или вычитая из импульсной последовательности, вырабатываемой опорным генератором 1б, импульсы, изменяет тем самым фазу импульсов основной тактовой последовательности.

Предмет изобретения

1. Устройство поэлементного фазирования, содержащее два интегратора, выходы которых через блок сравнения соединены с управляемым делителем, о т л и ч а ю щ е е с я тем, что, с целью ускорения вхождения в синхронизм и повышения помехоустойчивости, каждый выход блока сравнения через последовательно соединенные элемент задержки и схему «И», управляемую с выхода регенератора через блок анализа посылок, подключен к соответствующему входу блока усреднения фазы рассогласования, выходы которого через последовательно соединенные блок управ. ления и управляемый делитель подключены к дополнительным входам интеграторов.

2. Устройство по п. 1, отличающееся тем, что блок анализа посылок содержит параллельно соединенные по входу два элемента задержки и первую схему «НЕ», причем.выход одного элемента задержки подключен к одному входу схемы «И» непосредственно, а выход другого элемента задержки подключен ко второму входу схемы «И» через последо5 вательно соединенные вторую схему «НЕ» и схему «ИЛИ», ко второму входу которой подключен выход первой схемы «НЕ», f)aud

Редактор Б, Федотов

Составитель 3. Гилинская

Техред А. Камышникова

Корректоры; В. Петрова и О. Данишева

Заказ 2183/12 Изд. ¹ 783 Тираж 740 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2