Устройство для умножения частоты следования импульсов

Устройство для умножения частоты следования импульсов

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕН Ия

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ пи 4740ОД

Союз Советскин

Социалистических

Республик (61) Дополнительное к авт. свид-ву— (22) Заявлено 20.11.72 (21) 1847698/18-24 (51! М. 1хл. G 06f 7, 52 с присоединением заявки №вЂ”

Гасударственный комитет

Совета Министров СССР аа делам изобретений и открытий (23) Приоритет—

Опубликовано 14.06.75. Бюллетень № 22

Дата опубликования описания 14.09.76 (53) УДК 681.3(088.8) (72) Авторы изобретения

А. В. Дорошенко, А. Б. Коген и В. Е. Петров (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧАСТОТЬ!

СЛЕДОВАНИЯ ИМПУЛЬСОВ

Изобретение относится к области вычислительной техники и может быть использовано в устройствах электроизмерительной техники.

Известно устройство для умножения частоты следования импульсов, содержащее блок выделения периода и управления, подключенный к генератору эталонной частоты и к шине измеряемой частоты, запоминающий регистр, сумматор, входы которого через схемы совпадения соединены с выходами запоминающего регистра, а управляющие входы схем совпадения через линию задержки подключены к выходу сумматора.

Недостатком известного устройства является то, что оно не реагирует на изменения входной частоты.

Целью настоящего изобретения является расширение класса решаемых задач.

Сущность изобретения заключается в том, что в устройство дополнительно введены схема совпадения и два делителя частоты, один из которых включен между выходом дополнительной схемы совпадения и входом запоминающего регистра, вход второго делителя частоты подключен к выходу сумматора, а его выход — к третьему входу блока управления, второй выход которого соединен со входом установки нуля обоих делителей частоты, а третпй выход подключен к первому входу дополпптельной схемы совпадения, второй вход ко2 торой соединен со счетным входом сумматора, На фиг. 1 представлена функциональная схема устройства для умножения частоты следования импульсов; на фиг. 2 — 4 представлены временные диаграммы работы устройства в различных режимах.

Устройство содержит блок 1 выделения периода и управления, соединенный входом с генератором 2 эталонной частоты, запоминаю1р щий регистр 3, сумматор 4, схемы совпадения

5, включенные между запоминающим регистром 3 и сумматором 4. Импульсные входы схем совпадения 5 через линию задержки 6 соединены с выходом схемы «ИЛИ» 7, первый

15 вход которой подсоединен к выходу сумматора 4, а второй вход — к первому выходу блока управления 1, второй выход которого связан с входом сумматора 4 и первым входом дополнительной схемы совпадения 8, второй

2р вход которой соединен с третьим выходом блока управления 1, я выход — с входом первого делителя частоты 9, выходом подключенного к входу запоминающего регистра 3, который сбросовым входом соединен с четвертым вы25 ходом блока управления 1 и с третьим входом схемы «ИЛИ» 7. Сбросовый вход первого делителя частоты 9 соединен с первым выходом блока управления 1, со сбросовым входом второго делителя частоты 10 и с игорым входом

Зр выходной схемы совпядеппя !1, первый вход

474003

3 которой связан с выходом сумматора 4 и с входом второго делителя частоты 10, соединенного выходом со вторым входом блока управления 1.

В исходном состоянии запоминающий регистр 3 и делители частоты 9, 10 находятся в

«нулевых состояниях», схемы совпадения 8, 11 закрыты. Импульсы с генератора 2 эталонной частоты поступают на первый вход блока 1 выделения периода и управления.

Работа устройства начинается с момента поступления на третий вход блока управления

1 первого входного импульса, соответствующего началу периода Т» входного сигнала f „.

Блок управления 1 с первого выхода выдает сигнал через схему «ИЛИ» 7 и линию задержки 6 на первые входы схем совпадения 5. Число, записанное в запоминающий регистр 3, переносится в обратном коде в сумматор 4. «Нулевое состояние» запоминающего регистра 3 соответствует записанному в него числу О. Число разрядов в запоминающем регистре и сумм агоре — n.

Все триггеры находятся в «нулевом состоянии».

При переносе в сумматоре 4 записывается число 2 — 1, что соответствует «единичному состоянию» всех триггеров сумматора. Сигнал с первого выхода блока управления 1 также поступает на второй вход схемы совпадения 11 и открывает ее, поступая на сбросовую шину первого и второго делителей частоты 9, 10, подтверждает их «нулевое состояние».

Блок управления 1 начинает пропускать через себя импульсы частоты fp с генератора 2 эталонной частоты. Эти импульсы поступают со второго выхода блока управления 1 на вход сумматора 4. Первый импульс частоты fp переполнит сумматор. При переполнении сумматор с выхода выдает импульс, который через открытую схему совпадения 11 поступает на выход устройства. Импульс с выхода сумматора

4 также поступает на вход второго делителя частоты 10 и через схему «ИЛИ» 7 и линию задержки б — на импульсные входы схемы совпадения 5 для очередного переноса числа в обратном коде с запоминающего регистра 3 в сумматор 4. Так как в запоминающем регистре число 0 остается неизменным, то частота на выходе сумматора будет равна fp. Когда с выхода сумматора 4 пройдет число импульсов К, равное коэффициенту умножения устройства и коэффициенту деления второго делителя частоты 10, с выхода второго делителя поступит импульс на второй вход блока управления 1, который запирающим потенциалом с первого выхода закрывает схему совпадения 11, а сигналом с третьего выхода открывает схему совпадения 8. Импульсы частоты fp начинают поступать через схему совпадения 8 на вход первого делителя частоты 9, имеющего коэффициент деления К. С выхода первого делителя частоты частота поступает на вход запоfo

К минающего регистра 3.

Тх ТО К=у ЛЛ (1)

О. где N — число импульсов, записанное в запоминающий регистр; ЛУ вЂ” дробная часть частного от деления.

45 После прихода второго входного импульса на вход блока управления 1 с запоминающего регистра 3 записанное в него число переносится в обратном коде в сумматор 4. В результате в сумматоре окажется число 2" — 1 — N; на5О чальное число, которое было в сумматоре 4 перед переносом, на результат переноса не влияет.

Для переполнения сумматора 4 поступающей на него частотой fp (периодом Tp) необхо55 димо (N+1) импульсов. При переполнении с выхода сумматора поступает импульс через схему совпадения 11 на выход устройства, на второй делитель частоты 10 и на схему совпадения 5 для очередного переноса из запоми5о нающего регистра 3 числа N в обратном коде.

Частота на выходе сумматора и на выходе устройства равна, а период

N+l

То (N + 1). Сумматор в устройстве выполня65 ет роль управляемого делителя частоты.

lO !

Зо

4

С выхода сумматора 4 импульсы продолжают поступать, но на выход они не проходят; так как схема совпадения 11 закрыта, выходные импульсы со второго делителя частоты 10 на блок управления 1 воздействия не оказывают, пока не поступит следующий входной импульс умножаемой частоты f » . При поступлении второго входного импульса запирающий потенциал с третьего выхода блока управления 1 закрывает схему совпадения 8.

Поступление импульсов на запоминающий регистр 3 прекращается.

С первого выхода блока управления 1 поступит сигнал через схему «ИЛИ» 7, линию задержки 6 на импульсные входы схем совпадения 5, поступит сигнал на второй вход схемы совпадения 11 и на сбросовые входы первого и второго делителей частоты 9, 10. Делители частоты 9, 10 установятся в «нулевое состояние», а схема совпадения 11 откроется для прохождения импульсов с выхода сумматора 4 на выход устройства. Из запоминающего регистра 3 переносится число в обратном коде в сумматор 4.

Таким образом, за время T между двумя входными импульсами f (равное периоду входного сигнала) на выход устройства через схему совпадения 11 поступило К импульсов.

Время, в течение которого проходили выходные импульсы через схему совпадения 11, равH0 Тр 7х, где Tp — период выходного сигнала генератора эталонной частоты. Время, в течение которого поступали импульсы частоты fp через схему совпадения 8 и первый делитель частоты 9 на запоминающий регистр 3, равно

҄— Т, К.

Количество импульсов, поступивших на запоминающий регистр 3, определяется выражением:

474003

При поступлении с Bblxojа сумматора 4 К импульсов второй делитель частоты 10 выдаст сигнал на второй вход блока управления 1, который закроет выходную схему совпадения

11 и откроет схему совпадения 8 до прихода следующего входного импульса.

Из формулы (1) Гх To K У Л ; го определим период Т входной частоты

1=У+ЛiУ

То К

=Л +1+ЛУ; Т,. =Т ° К(N+1+ЛУ) =

То К

= To ° К (У+ 1) + То ° К ЛЛ .

Найдем время прохождения К выходных импульсов с периодом То(У+1). Оно равно:

To(N+1) К. Сравним период входного сигнала Т = Tp К(У+1)+То КЛУ с временем прохождения К выходных импульсов

То К(У+1).

Эти промежутки времени отличаются друг от друга на То К ЛУ, где ЛУ вЂ” дробная величина, минимальное значение которой О, а м а кс им альное стремится к 1.

В зависимости от значения AN выходные импульсы могут распределяться строго равномерно внутри периода входного сигнала при

ЛУ=О (идеальный случай умножения) или с погрешностью при 0<ЛУ< 1. То (У+ 1) — период выходных импульсов; То ° К ЛУ вЂ” суммарная погрешность от некратности периодов входного и выходного сигналов.

При ЛУ, близкой к 1, максимальная суммарная погрешность от некратности около

То К.

Если У+1=К, максимальная суммарная погрешность от некратности равна шагу квантования (периоду выходного сигнала Ty ); при У+1)К максимальная суммарная йогрешность от некратности меньше шага квантования, Суммарная ошибка от некратности, равная шагу квантования, допустима. При измерении выходной частоты f она может увеличить показания частотомера на единицу младшего разряда.

При измерении выходной частоты появление максимальной погрешности маловероятно, так как ЛУ должно быть близко к 1 и измерение оканчиваться в определенный момент во второй половине периода входного сигнала.

Для выполнения условия, когда возможно появление максимальной ошибки от некратности, равной квантованию, необходимо, чтобы

У+1=К, и, следовательно, максимальная выходная частота от умножения входной частоты f, должна в К раз быть меньше частоты

fp генератора образцовой частоты.

fo

1,=

rze fo — выходная частота устройства.

Схема совпадения 8 открывается на время

Т,. — Tp К(Л +1) =То К ЛЛ . Так как То К ЛУ< Т, К, то на запоминающий регистр

5 3 импульсы с первого делителя частоты 9 не поступят. Для поступления одного импульса е делителя частоты 9 необходимо, чтобы схема совпадения 8 была открыта на время То К. В установившемся режиме число, записанное в

10 запоминающий регистр, остается постоянным, Для разных входных частот оно различно.

После поступления третьего входного импульса последовательность работы узлов устройства повторяется. Таким образом, уже пос15 ле прихода второго входного импульса частоты f „устройство начинает работать в установившемся режиме. Переходный процесс после подачи первого входного импульса составляет один период входного сигнала. После по20 ступления первого входного импульса на выход поступило К выходных импульсов, но они были неравномерно расположены внутри периода Т,. входного сигнала. С приходом второго входного импульса на выходе появится К выходных импульсов, равномерно расположенных внутри периода Т,. входного сигнала.

Диаграмма работы устройства после поступления первого входного импульса изображена на фиг. 2, где изображены:

30 а) входная частота j „; б) выходная частота /,,; в) выходные импульсы с второго делителя частоты 10; г) выходные импульсы с первого делителя

35 частоты 9.

В установившемся режиме за каждым входным импульсом на блок управления 1 поступает импульс с выхода второго делителя частоты 10.

40 Рассмотрим работу устройства при изменепии входной частоты в течение времени умножения.

Первый случай — уменьшение входной частоты (увеличение периода) . Последующий

45 входной импульс поступил через промежуток времени Т„)T„. Время, на которое откроется схема совпадения 8, будет равно: Т, — To.

° К(У+ 1).

Количество импульсов, прошедших на запоминающий регистр 3, определяется выражением

1 х — 1о К (+1) Т+ (2)

То К

55 где F — количество импульсов, поступивших на запоминающий регистр; AF — дробная часть.

Определим величину Т из формулы (2)

Т

60 — (Л+1) =F+AF: то К

Т .

=У+F+1+AF; т к

y(Л +F-+1)+ Т, К AF. (3) 474003

В запоминающем регистре 3 при начальном установившемся режиме записано число

Л . В результате изменения периода входного сигнала в запоминающий регистр 3 дописывается F импульсов. Новое число в запоминающем регистре — (Л +I.). 11ри переносе числа (М+! ) в обратном коде из запоминающего регистра 3 в сумматоре 4 запишется число

2 "— Л вЂ” — 1. (.умматор начинает делить частоту 1ц на Л +!. +1, следовательно, период выходного сигнала будет Тр (iV+F+1). Время, в течение которого поступает К выходных импульсов, составит о (Й+Р+1); сравнивая его с выражением (3), видим, что оно отличается от нового периода Т;, на Тр К ЛР, что соответствует погрешности некратности периодов входного и выходного сигналов.

Наступил установившийся режим. Переходной процесс в этом случае составляет один период входного сигнала, в течение которого

К выходных импульсов расположены неравномерно внутри периода входного сигнала.

Диаграмма работы устройства для данного случая изображена на фиг. 3, где: а) входная частота f»; б) выходная частота »; в) выходные импульсы со второго делителя частоты 10;

r) выходные импульсы с первого делителя частоты 9.

Рассмотрим работу устройства при увеличении входной частоты (уменьшении периода).

При уменьшении периода входной частоты порядок следования на входы блока управления 1 импульсов входной частоты f» и импульсов с выхода второго делителя частоты 10 изменяется. Друг за другом на вход блока управления 1 поступают два импульса входной частоты, импульс со второго делителя частоты

l0 между ними не успевает пройти. При поступлении второго входного импульса блок управления 1 с четвертого выхода выдает сигнал, который сбрасывает запоминающий регистр 3 в «нулевое положение» и, поступая через схему «ИЛИ» 7 и линию задержки 6 на схемы совпадения 5, переписывает в обратном коде из запоминающего регистра число «О», соответствующее его «нулевому положению», в сумматор 4. 1-lа выходе сумматора 4 устанавливается частота fp. Второй делитель частоты 10 форсированно заполняется и выдает на второй вход блока управления 1 первый импульс, который воздействия на устройство не оказывает. Выходная схема совпадения 11 остается открытой, схема совпадения 8 — закрытой. На выход устройства поступит следующая пачка из К импульсов. Когда поступит

К-й импульс, второй делитель частоты 10 выдаст второй импульс на второй вход блока управления 1.

Блок управления 1 закроет выходную схему совпадения ll и откроет схему совпадения

8. На запоминающий регистр 3 с первого де8 лителя частоты 9 начнут поступать импульсы до прихода следующего импульса входной частоты f на блок управления 1 и могут еще поступить несколько импульсов с выхода вто5 рого делителя частоты до поступления входного импульса частоты 1„, но они никакого воздействия не окажут. Г1ри поступлении импульса входной частоты блок управления 1 закрывает схему совпадения 8, переносит с

1о запоминающего регистра 3 число в обратном коде в суммагор 4, сбрасывает первый и BTDрой делители в«нулевое положение», и открывает выходной вентиль 11. Далее повторяются уже известные операции. Проходят К импуль15 сов на выход устройства, поступает импульс с выхода второго делителя частоты 10 на блок управления 1, который закрывает схему совпадения 11 и открывает схему совпадения 8.

На запоминающий регистр 3 начинают по20 ступать импульсы до момента прихода импульса входной частоты на вход блока управления 1. После этого начинается установившийся режим.

В рассмотренном случае время переходно25 го процесса заняло три периода входного сигнала. В течение переходного процесса на каждый входной импульс приходилось К выходных импульсов, но распределены они были неравномерно внутри периодов входных имЗО пульсов.

Диаграмма работы рассмотренного варианта изображена на фиг. 4, где: а) входная частота f „; б) выходная частота / ;

З5 в) выходные импульсы со второго делителя частоты 10;

r) выходные импульсы с первого делителя частоты 9.

Ниже приводится вывод переходного про40 цесса.

Принимаем, что в установившемся режиме при произвольной входной частоте f „в запоминающий регистр 3 записано число (. Период выходной частоты в этом случае Т„=ТО

45 (С+ 1) .

Период входной частоты т,.=т, К(С+1)+Т К ЛС, где

5О К вЂ” коэффициент умножения.

Частота увеличилась (период уменьшился) в и раз.

Т. К(Ст1)+Т,.К. ЛС и

Период входной частоты должен стать

Т. =TÎ С+1 (4)

В течение первого измененного периода Т

К входного сигнала на выход поступит ими пульсов.

55 После поступления первого входного им474003

10 на запоминающий репоступают импульсы гистр, равен

К(с+!)+т, ?(.

С+!+ЛС вЂ” 3 +1

Тп. К л

= — Т К

= — Т ° К

С+ !+ЛС вЂ” 3n+ i и

3n — 1

=ТО К и

= ТО К(2 „).

ЛС вЂ” C+1 и

7 л

С+1+ЛС 2+ 1 ) п п

ЬС где п

С+1

С вЂ” 1+ËC — 2п+1

2 и л

2п

С+ +ЛС вЂ” За+1 пульса измененной частоты на выход поступит

К

К импульсов и еще пачка из К импульп сов. Все эти импульсы поступают с частотой /О (периодом То), так как в сумматоре 4 записывается число 2" — 1.

Интервал времени поступления импульсов равен

То(К „ -К) =То(2К вЂ” — )=

В оставшийся промежуток времени между первым и вторым входными импульсами через первый делитель частоты на запоминающий регистр 3 будут поступать импульсы.

Этот отрезок времени равен

?, К (с+1)+то ° К лс Т К(2 i ) ) ) (-) п о

Выражение (5) будет величиной положительной, принимая во внимание следующее.

Входная частота может резко изменяться до максимальной. Принимая максимальную ошибку от некратности входной и выходной частоты, равную шагу квантования, имеем с

= К, но так как всегда К)2, следовательно, выражение (5) — положительная величина.

К (с+!)+т, о ( п п

Количество импульсов, прошедших на запоминающий регистр 3, равно С+1+ЛС 1

To К j — 2+ л п то К

С+1+ЛС, 1 С+1+ЛС вЂ” 2n+ i — 2+ п и и

В сумматор перенесется число

После приходa второго входного импульса измененной частоты на выход устройства пройдет пачка из К импульсов с периодом

С+1+Лс — Çn+1

ТО и

Время прохождения этих импульсов равно

С+1+ЛС вЂ” Зп+1

ТО ОК и

Промежуток времени до прихода следующего входного импульса, в течение которого

С+ 1 1- ЛС вЂ” С вЂ” 1- — ЛС+ Зл — 1

=-То К и

На запоминающий регистр поступит им15 пу, ьсов

Т„(Зп — 1) Зл — 1

То К n n

В запоминающем регистре запишется число

c+i Зп — 1

12 и

С+1+ЛС вЂ” 212+1+Зп — 1 С+1 —, и+ЛС

25 и и

По приходу третьего входного импульса в сумматор 4 запишется число

С+1+и+ЛС

30 и

С+1+ и+ЛС вЂ” п, С+ 1+ЛС и п дробная часть, в сумматор 4 запишется целая часть выражения 2"

Период выходных импульсов установится

С+1

То, что соответствует выр-жению (4), П

45 т. е. период выходного сигнала в 12 раз уменьшился по сравнению с первоначальным. Наступил установившийся режим работы устройства. Переходной процесс занял три периода входного сигнала.

50 Данное устройство для умножения частоты следования импульсов рекомендуется применять для умножения частот низкого и инфранизкого диапазонов. Диапазон умножаемых частот определяется быстродействием приме55 няемых в устройстве элементов.

Предмет изобретения

Устройство для умножения частоты следо60 вания импульсов, содержащее блок выделения периода и управления, соединенный с выходом генератора эталонной частоты и с шиной входной частоты, сумматор. входы которого через схемы совпадения, управляющие

65 входы которых через линию задержки и схе474003

1 7 ! i

Qua. Z

l гх тх

° 1 1 —I I I I 1 I l 11 l

1 ! < му «ИЛИ» соединены с выходом сумматора и с первым и вторым выходами блока выделения периода и управления, подключены к выходам запоминающего регистра, выходную схему совпадения, входы которой соединены соответственно с выходом сумматора и вторым выходом блока выделения периода и управления, четвертый выход которого соединен со счетным входом сумматора, отличающееся тем, что, с целью расширения класса решаемых задач, в него дополнительно введены схема совпадения и два делителя частоты, первый из которых включен между выходом дополнительной схемы совпадения и входом запоминающего регистра, вход второго делителя частоты подключен к выходу сумматора, а его выход — к третьему входу блока выделения периода и управления, второй выход которого соединен со входом установки нуля обоих делителей частоты, а третий выход подключен к первому входу дополнительной схе О мы совпадения, второй вход которой соединен со счетным входом сумматора.

474003

1 1

К К К К К

1 1 1 1 ! 1!!!!!!1! ПП! 111111

1 111 1 !

Фиг. 4

Составитель Воиников

Текред М. Семенов Корректор М. Лейзерман

Редактор Б. Нанкина

МОТ, Загорский цех

Заказ 3103 Изд. № 1680 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5