Микропрограммный процессор

Микропрограммный процессор

Иллюстрации

Показать все

Реферат

 

!

11} 474008

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Соцйалистииесиих

Реслублли (61) Зависимое от авт. свидетельства (22) Заявлено 20.01,72 (21) 1741209 18-24 (51) М. Кл. G 06! 9112

G 06} 11,00 с присоединением заявки М

Государственный комитет

Совета Министров СССР оо делам изобретений и открытий (32) I!PIIOP» I el

Опубликов1111О 14.06.75. Б1оллстспь J¹ 22 (ОЗ} iX,Д1, 6" 1.31 5(088.8),1 1, . i I l O i Ji i i : O B I i . I I I 51 O l i O a l I I 51 4 : ),) . 7, > (72) Лвторы изобретения

В. М. Долкарт, Ю. М. Евдолюк, М. M. Каневский, Г. Х, Новик, В. Н. Степанов и Е. К. Ульянова (71) Заявитель (54) )ИИКРО11РО1 РАЗУМНЫЙ ПРОЦЕССОР

Изобретение относится к области вычислительной техники и, в частности, к оргапизац1п1 диагностического контроля микропрограммного процессора.

Известен микропрограммнь1й процессор, включающий арифметико-логический блок, связанный с запоминающим блоком, блок контроля, выходы которого соединены с первыми входами блока синхронизации и блока дешифрации микрокоманд, блок управления диагностикой, первый выход которого соединен со вторым входом блока синхронизации, узел контроля четности, блок запоминания микрокоманд, связанный с первым входом регистра микрокоманд, с выходами дешнфраторов горизонтальных и вертикальных шин, соответствующие входы которых соединены с выходами блока синхронизации, адресного регистра блока запоминания микрокоманд и выходами горизонтального и вертикального вентилей блокировки, причем вход блока управления диагностикой соединен с одним выходом переключателя режимов, другой выход которого соединен с третьим входом блока синхронизации, первый выход блока и дешифрации микрокоманд соединен со входом арифметико-логического блока, соответствующий выход которого соединен с первым входом блока контроля, второй вход которого через узел контроля четности соединен с выходом регистра мнкрокомапд и вторым входом блока дешифрации мпкрокома11д.

Недостаток известного м1 кропрограммпогo процессора закл1очается в том, ITo автоматическая диагностика аппаратуры требует большиx затрат оборудования.

Цель пзобретс,шя — упрощение процессора.

Поставлен п а я ц.ли досп1гастся тем, что мпкропрограммпь1й процессор содержит блок

10 изменения длптельнocTII импульсов, триггеры переключения выоо .кп, инверсии контроля и инверсии блокировки, причем входы триггера инверсии контроля сосдпнепь. со вхо1oxl н вторым выходом олока управлеIIII51 диагпостп15 кой, третий вь1ход которого соедп1гсн с одним нз входов триггера инверсии блокировки, выходы которого соединены с первымп входамп горизонталь; ого и вертикального Bå;Iтнлей

Олокировкп, вторые входы ко Горь1х соедIIIIBIIbI

20 с одним пз выходов триггера инверсии ко1проля и с третьим входом блок i контроля, четBPp hiÉ выход б10iiB i IIpBB.1епlIB дп;1гllOC II I Oil через блок изменения длнтель1 ости импульсовов соединен с четвертым вхо,1ох1 блока спп25 хронпзации, пятый вход которого соедш1ен со вторым входом регистра микрокоманд и через триггер перекспочеппя выборки — со вторым выходом блока дешифрации мпкрс команд, а третий ьход регистра мпкрокомапд

30 соединен с выходом запоминающего блока.

474008

Б aor(-схема микропрограммного процессора предс)авлеиа на фиг. 1; на фиг. 2 приведеill) схема блока изменения длительности импульсов.

Микропрограммный процессор (фиг. 1) содержит арифметико-логический блок 1, блок

2 запоминания микрокоманд, дешифратор 3 горизонтальных шин, дешифратор 4 верти«<)ëüíûх шин. адресный регистр 5 блока запоминания мп«рокоманд, узлы 6, 7, контроля четкости, адресный регистр 8 повтора микрокоманд, регистр микрокоманд 9, блок контро. 1 l 1О, Олок 1 1 дешифрации микрокомапд, блок синхронизации 12, регистр 13 запоминакпцего блока, схему сравнения 14, запоминаю)цпй блок 15, переключатель режимов 16, регll(:тр ключей 17 останова по адресу, схему ср iillioill»l 18 регистра кл)о )ей, блок 19 управл lll»1 диагностикой, блок 20 изменения длительности импульсов, регистр 21, схему 22 изменения длительности импульсов, блок 23 зацикливания микропрограмм, триггер 24 инверсии контроля, триггер 25 инверсии блокировки, горизонтальный вентиль блокировки

26, вертикальный вентиль блокировки 27, триггер 28 переключения выборки, шины 29 регул))ров«и длительности.

Н ) фиг, 2 обозначены; 30 — конденсаторы;

31 — — формирователи; 32 — транзисторы.

Микропрограммный процессор работает следующим образом.

Все преобразования информации при работе процессора выполняются в арифметикологическом блоке (АЛБ) 1. В процессоре использован микропрограммный принцип управления. Управляющие слова (микрокоманды) хранятся в блоке 2 запоминания микрокоманд, представляющем собой постоянную память с матричной выборкой. Разрядность управляющего слова совпадает с разрядностью команд и информационных слов процессора.

Выбор определенного управляющего слова производится с помощью дешифратора 3 горизонтальных шин и дешифратора 4 вертикальных шин, соединенных с младшими и старшими разрядами адресного регистра 5 блока запоминания микрокоманд. Передачи информации в адресный регистр блока запоминания микрокоманд контролируются по четности с помощью узла 6 контроля четности.

Выполнение текущей микрокоманды совмещено с выборкой следующей микрокоманды пз блока 2 запоминания микрокоманд.

Перед образованием адреса очередного управляющего слова в адресном регистре 5 блока запоминания микрокоманд его содержимое передается в адресный регистр 8 повтора микрокоманд. В случае обнаружения сбоя при выполнении микрокоманды copep>r()гмое адресного регистра повтора микрокоманд передается в адресный регистр блока запоми1)ания микрокоманд, и повторяется выполнечпе мпкрокоманды, в которой обнаружен сбой.

15 0

4

Микрокоманды выоира10тся В регистр IHI( рокомапд 9 и 1(o)ITpo, IHpx )отс» l)o I(.T)r()cTH с

ИОмОщь)о уз. 1 l 7 r(orr r po )»r )ox)roc r II. При To .ir все управляющие слова пме)от )гечетш)е число единиц.

Выходы узлов 6 и 7 контроля четности, а также выход схемы контроля АЛБ 1 соединяются с блоком контроля 10, который осуществляет синхронизацию коппроля, фиксирует сбои и управляет ре ких)ахи работы процессора при сбоях и отказах.

Группа младших разрядов po) )le)pa микрокоманд 9 перед выборкой следующей микрокоманды передается в младшие разряды адресного регистра 5 блока запоминания мпкроком анд.

При выполнении микро«с)мапд бло«11 деIIIIIQpc)11I)II микро«омапд де«))дира ет сост<)япие упраил»ющих полей регисгра микрокоманд 9 и вырабатывает уров))п управления для выполнения полного набора микрокоманд процессора.

Блок синхронизации 12 вырабатывает сиихронизирующие последовательности для работы АЛБ 1, блока 2 запоминания микрокоманд и запоминающего блока 15. Обмен информацией с запоминающим блоком 15 производитс» через регистр 13 запоминаю)цего блока, который может быть связан с любым регистром

АЛБ 1.

Схема сравнени» 1 1 пропзвод))т сравнение информации в регистра 13 запоминающего блока и на выходной шине АЛБ 1. Выход схемы сравнения 14 соединен с младшим разрядом адресного регистра 5 блока запоминания микрокоманд и используется для ветвления микропрограмм при работе процессора и в процедурах диагностики.

Ре)кимы работы процессора задаются с переключателя режимов 16. Имеются следующие режимы работы;

1) рабочий;

2) с остановом по адресу мпкрокоманды;

3) с остановом по сбою;

4) диагностики;

5) зацHI(tlHваHII» il)111(pоHpогpdм)1

B рабочем режиме процессор автоматически выполняет текущие команды программы.

При обнаружении отказа производятся переход в ловушку и программная обработка информации об отказе.

Режим с остановом по адресу микрокоманды используется при отладке и для облегчения ру шой диагностики. Для реализации этого режима на пульте управления имеется регистр ключей 17 останова по адресу, с IIQMolllhlo которого набирается адрес блока 2 запоминания микрокоманд, после выборки из которого мик рокоманды необходим останов.

После того, как адрес в адресном регистре

5 блока запоминания микрокоманд совпадает с содержимым регистра ключей 17 останова по адресу, схема сравнения 18 возбудит блокирующий сигнал, который остановит синхропизирующую последовательность блока запо474008

5 минан1111 мнкрокоманд в блОке с!!нхр01!1133ции 12.

В режиме остацова по сбою сигнал с иерекл1очателя режимов 16 блокирует работу блока синхронизации 12 при наличии с!!гн:13!а сбоя из блока контроля 10.

В предлагаемом устройстве автоматическая диагностика охватывает блок 2 запоминания микрокоманд с дешпфраторамц горизонтальных и вертикальных шиц 3, 4, адресный регистр 5 блока запоминания микрокоманд, регистр микрокоманд 9 с узлом 7 контроля четности, блок синхронизации 12, часть блока контроля 10, часть блока 11 дешифрации микрокоманд и регистр 13 запоминающего блока со схемой сравнения 14.

В режиме диагностики переключатель режимов 16 включает блок 19 управления диагностикой и устанавливает в единицу триггер

24 инверсии контроля.

Одной из наиболее трудных областей для диагностики является блок синхронизации, так как отказы формирователей импульсов, особенно те, которые приводят к уменьшеншо длительности импульсов и увеличению частоты временных последовательностей, черезвычайно трудно поддаются автоматической локализации.

В предлагаемом устройстве в начальной стадии диагностики блок 19 управления диагностикой по шинам 29 регулировки длительности сбрасывает в «О» все триггера регистра 21 изменения длительности импульсов. При этом включаются все транзисторы 32 блока 20 изменения длительности импульсов и конденсаторы 30 подсоединяются к «земле» (фиг. 2).

Конденсаторы 30 подключены к времязадающим цепям формирователей импульсов 31 блока синхронизации 12. Когда транзисторы

32 выключены, конденсаторы 30 отсоединены от «земли», и формирователи импульсов 31 вырабатывают временные последовательности, соответству!ощие номинальной скорости ðàáîты процессора. Когда какой-либо из транзисторов 32 включен, он подсоединяет к «зем3e» соответствующий конденсатор 30, ц для одного из устройств процессора вырабатывается временная последовательность пониженной частоты. Таким образом, в начальной стадии диагностики блок синхронизации 12 вырабатывает для всех устройств процессора временные последовательности пони>кенной частоты.

Диагностика начинается с диагностики коротких замыканий в дешифраторах горизонтальных и вертика IbHI lx шин 3 и 4 блока 2 запоминания микрокоманд. При этом устанавливается в «1» триггер 24 инверсии контроля и триггер 25 инверсии блокировки, которые включают горизонтальный вентиль блокировки 26. Кроме того, триггер 24 инверсии контроля инвертирует контроль блока запоминания микрокоманд в блоке контроля 10, т. е. считывание слов с четным числом единиц считается правильным, а с нечетным — ошибочным.

6

Блок 19 управления диагностикой 3<1111(к ii

В данных режимах, если нет коротких за. мыканий в дешифраторах горизонтальных и вертикальных шин 3 и 4, из блока 3arloiIHHaния микрокоманд должна счнтыватьсл нулевая (четная) информация. В случае считывания нечетной информации временная последовательность блокируется, и по состоянию триггера 25 инверсии блокировки и информации в регистре микрокоманд 9 определяется, в каком из дешифраторов горизонтальных и вертикальных шин 3, 4 произошло короткое замыкание.

После прохождения двух циклов сканирования триггер 24 инверсии контроля сбрасывается в «О», и производится сканирование блока 2 запоминания микрокоманд со счнтbfванием и контролем реальной информации.

При останове по сбою содержимое адресного регистра 5 блока запоминания мцкрокоманд и регистра микрокоманд 9 сигнализирует место неисправности.

После успешного завершения одного цикла сканирования блок 19 управлеш!я диагностикой устанавливает в «1» соответствующий триггер в регистре 21 изменения длительности импульсов, который через схему 22 II3»cHcIIHII длительности импульсов устанавливал. номинальную временну!о последов>1телш1ост1 блока 2 запоминания микроном lнд в 333!оке cllllхронизации 12.

После этого запускается еще ogffff цикл сканирования.

Сканирование блока 33HoifllIH

После завершения диагностики блока 2 запоминания микрокоманд осуществляется переход к микропрограммной диагност;!Не, выполняемой в два этапа. На первом этапе д!!Н1310стические микропрограммы, выбираем!. е из блока запоминания микрокоманд, производят диагностику всех регистров и триггеров процессора. На втором этапе;!Нагностич cf(II( микропрограммы, выбираемые из запоминаю щего блока 15, производят ZllalHnczfff ком бинационной логики.

474008

10

Первый этап микропрограммной диагносГИКи ПРОИЗВОДИТСЯ МЕТОДОМ «PBCKj> «Ti

АЛБ 1.

Диагностика проводится обычными методами с использованием для локализации неисправностей диагностических словарей остановов.

Первый этап микропрограммной диагностики проводится сначала с временной последовательностью АЛБ 1 пониженной частоты.

При успешном завершении этого подэтапа блок 19 управления диагностикой через сооТветствующий разряд регистра 21 изменения длительности импульсов и схему 22 пзменспия длительности импульсов устанавливает поминальную временную псс;1едовательность

АЛБ 1, и цикл микропрограммной диагностики первого этапа повторяется.

Первый этап микропрограммной диагностики завершается проверкой аппаратуры считывания запоминающего блока 15 в регистр 13 запоминающего блока в режиме номинальной временной последовательности запоминающего блока и установкой триггера 28 и рекгночепия выборки в единичное состояние. При этом в блоке синхронизации 12 блокируется временная последовател1.! Ость блока 2 запоминания микрокоманд и перед выборкой каждой

МИКРОКОМаНДЫ ЗЯПУСКЯЕТСЯ ВРЕМЕПНаЯ ПОСЛ"довательности запоминающего блока 15. Адрес выборки определяется адреснь1м регпстрох! 5 блока запоминания микрокомапд it в регистре микрокоманд 9 включаются цепи приема информации из запоми! ающего блока 15.

Таким образом, второй этап микропрограммной диагностики производится под управлением зяпоминаюп1его блока 15, что существенно сокрапlает объсM Г>лока 2 запоминания микрокомапч, необходпмь1й для,чпаг !Остики. Кроме того, данный режим работы используется при отладке микропрограмм, что позволяет оперативно вносить изменения.

В случае, если автоматическая диагпостикпе может точно локализовать место неисправности, в предлагаемом устройстве используется ре>ким запиклива ия микропрограмм, существенно облегчающий режим ручной диагностики.

Данный режим позволяет зацикливать любые микропрограммы, а так>ке фрагменты i!3 них. Режим зацикливания микропрограмм, в основном, использует аппаратуру остяповя 0 адресу и повтора микрокоманд.

Начальный адрес цикла набирается в адресном регистре 8 повтора микрокоманд, а конечный адрес цикла набирается в регистре ключей 17 останова по адресу.

При пуске процессора в работу блока 23 зацикливания микропро1рамм передает С0депжимое адресного регистра 8 повтора микрокоманд в адресный регистр 5 блока запоминания мнкрокоманд и блокирует обратную передачу. Когда содержимое адресного регистра

ЗО

010к с! ЗЯ по !ИИЯ!1иЯ микР01\Ом Я11,1 0 дс Г 1!Я В

11о коночному адресу цикла, нябрянш1му t рсгистре ключей 17 остаповя по адресу, «>33tit;t сравнения 18 передает сигнал в блок 23 Зацикливания микропрограмм, который вновь

0«у1цсствляет передачу содержимого ядресного регистра 8 повтора м11крокомяltä в адресный регистр 5 6,!ока запоминания микрокоманд и т.;1., Пре Iìет изобрcтс ни я.ЧИИ110программны!"! процессор, содержащий

clрифме1иKО-.1Ог11чесеиЙ олок, св>!зя!II!htй с За— помипающим блоком, блок контроля, выходы которого соединены с первыми в.!Одами б;!ока синхронизации и блока дешифрации микрокомяпд, блок унравлепи>1 диагностикой, первый выход которого соединен со вторым вхоIota! блока синхронизации, узел контроля чет11Ости, блок запоминания микрокома!1д, связя1шый с первым входом регистра микрокомяп;1, с ВБ1ходями д< пlпфряторов горизоi!— альных 11 Берти ка I hi 1hl K III IIII, с001 встств i 10п111е B:1 режимов, другой выход которого сое,IIIII! II с третьим вхочом блока синхронизации, пепвый выход блока дешифрации микрокоман,ч соединен со вхо,чом арпфметико-логического блока, соответствующий выход которого сое,чинен с первым входом блока контроля, второй вход которого через узел контроля чстности соединен с выходом регистра мпкрокоманд и вторым входом блока дешифрации мпкрокоманд, отличающийся тем, что, с целью упрощения процессора, он соде11>кит Олок изменения длительности импульсов, риггеры пере"<лючеваия выборки, инверсии контроля и инверсии Олокировки, причем входы триггера инверсии контроля соедипешя со входом и сп вторым выходом блока управления диагностикой, третий выход которого соеди е с îднпм из вхо,чов триггера инверсии блокировки, выходы которого соединены с псрttûìlt входами горизонтального и вертикального вентилей олокировки, вторые входы

K0T00iI-: со дшге с одним из выходов триггеда инверсии контроля и с третьим входом блока контроля, четвертый выход блока управления диагностикой через блок изменения длительности импульсов соединен с четвертым входом блока синхронизации, пятый вход которого соединен со вторым входом регистра микрокомянч и геоез триггер переключения выборки - — cn вторым выходом блока дешифрации микрокоманд, а третий вход регистра микрокомапд «0(ди еп с выходом запоминающего блока, 474008

Составитель Ф. Шагиахметов

Техред М. Семенов

Корректор Л. Котова

Редактор Б. Нанкина

Типография, пр. Сапунова, 2

1 !

Заказ 2325i3 Изд. № 1509 Тираж 679 Подписное

ЦИИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раугнская наб., д. 4,5

1гl