Устройство для моделирования процесса вхождения в синхронизм резонансной системы фазирования

Устройство для моделирования процесса вхождения в синхронизм резонансной системы фазирования

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Ii >1 4740I 8

Союз Советских

Социалистических

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 08.01.73 (21) 1877513/18-24 с присоединением заявки № (51) М. Кл. б 06g 7/48 (32) Приоритет

Государственный комитет

Совета Министров СССР па делам изобретений и открытий (53) УДК 681.333(088.8) Опубликовано 14.06.75. Ьюллетень № 22

Дата опубликования описания С8.09.75 (72) Авторы изобретения

Г. А. Полиевский, Г. М. Мельников и А. А. Локтев (71) Заявитель (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ПРОЦЕССА

ВХОХ(ДЕНИЯ В СИНХРОНИЗМ РЕЗОНАНСНОЙ СИСТЕМЫ

ФАЗ ТРОВАН ИЯ

Предлагаемое устройство относится к области моделирования цифровых систем связи.

Известно устройство для моделирования процесса вхождения в синхронизм резонансной системы фазирования, содержащее генератор равномерно-распределенных случайных чисел, подключенный к первомi. вход) ервогG ключа, к одному Выходу которого подклгочены соединенные последовательно первый селектор случайных чисел, первый блок вычитания, другой вход которого соединен с выходом генератора нормально распределенного случайного числа, и первый преобразователь равномерного закона распределения случайных чисел в нормальный закон распределения, а к другому выходу первого ключа подсоединен вход второго селектора случайных чисел, выход которого соединен с входом второго преобразователя равномерного закона распределения случайных чисел в нормальный закон распределения.

Однако известное устройство не позволяет произвести оценку потери достоверности передаваемой информации во время вхождения в синхронизм в условиях временных искажений и расстройки частоты передаваемого сигнала относительно резонансной частоты фази рующего устройства типа кварцевого фильтра

Предложенное устройство отличае-.ся от из вестного тем, что оно содерн(ит первый интсг ратор с экспоненциально-взвешенным усреднением, второй блок вычитания, блок ввода постоянного числа и соединенные последовательно второй интегратор с экспоненциально5 взвешенным усреднением, третий блок вычитания, сумматор, четвертый блок вычитания, логическую схему «ИЛИ», второй ключ, анализатор темпа появления чисел, триггер и счетчик ошибок, причем второй вход логиче10 ской схемы «ИЛИ» соединен с выходом второго блока вычитания, входы которого подключены к выходу сумматора и к выходу первого преобразователя равномерного закона распределения случайных чисел в нормаль15 иый закон распределения, выход которого соединен с входом первого интегратора с экспоненциально-взвешенным усреднением, выходы которого подключены ко входу третьего блока вычитания и ко входу сумматора, другие

20 входы сумматора соединены с выходом блока ввода постоянного числа и с выходом второго интенгратора с экспоненциально-взвешенным усреднением, вход которого подключен к входу четвертого блока вычитания, а другие вы25 ходы триггера соединены со вторыми входамн первого и второго ключей.

Это повышает точность прп мо.-(елироваппи процесса вхождения в син роннзм резонанс30 ной системы фазнрования.

474018

На черте>ке изображена блок-схема предлагаемого устройства.

Устройство содер>кит генератор равномернораспределенных случайных чисел 1, подключенный к первому входу первого ключа 2. Первый ключ 2 соединен с триггером 3. Выход первого ключа присоединен ко входам первого и второго селектора 4 и 5 случайных чисел.

Выход селектора 4 подсоединен к первому блоку вычитания 6. К другому входу первого блока вычитания 6 подключен выход генератора 7 нормально распределенного случайного числа. Выход блока вычитания 6 соединен со входом первого преобразователя 8 равномерного закона распределения случайных чисел в нормальный закон распределения случайных чисел. Выход селектора 5 подсоединяется ко входу второго преобразователя 9 равномерного закона распределения случайных чисел в нормальный закон распределения.

Выход первого преобразователя 8 подключен к первому экспоненциально взвешенному интегратору 10 и к одному из входов второго блока вычитания 11, на другой вход которого поступают числа с выхода сумматора 12.

В свою очередь, выход первого экспоненциально-взвешенного интегратора 10 подается на один из входов третьего блока вычитания 13 и на вход сумматора 12.

Выход блока ввода постоянного числа 14 подключен ко входу сумматора 12. Выход второго преобразователя 9 подключается ко входу второго экспоненциально-взвешенного интегратора 15 и к входу четвертого блока вычитания 16. Другой вход четвертого блока вычитания 16 подключен к выходу сумматора 12.

Выходы блоков вычитания 11 и 16 подключены к логической схеме «ИЛИ» 17, выход которых подсоединен к входу второго ключа 18, другой вход которого связан с триггером 3. Выход второго ключа 18 подсоединяется к входу анализатора 19 темпа появления чисел. Анализатор 19, в свою очередь, связан с триггером 3. Второй выход этого триггера подсоединен ко входу счетчика ошибок 20.

Перед началом работы триггер 3 устанавливается в исходное состояние. При этом ключи 2 и 18 открыты, а счетчик ошибок 20 начинает отсчет времени. С анализатора 19 темпа на триггер 3 импульсов не поступает.

Генератор равномерно-распределенных случайных чисел 1 работает в диапазоне чисел

0 — 1,0. Общее количество чисел, которое может выдать генератор, задается заранее шагом дискретизации чисел и их разрядностью.

Сформированные в генераторе числа через ключ 2 поступают на два селектора 4 и 5 случайных чисел. Селектор 5 пропускает числа в диапазоне 0 — 0,5, а селектор 4 — в диапазоне 0,5 — 1,0. С выхода селектора 4 случайные числа поступают на один из входов первого блока вычитания 6. На его другой вход постоянно подается число 0,5, вырабатываемое в генераторе 7. В первом блоке вычитания 6

45 вычисляется разность между случайными числами в диапазоне 0,5 — 1,0 и числом 0,5, т. е. на выходе первого блока вычитания 6 появляется случайные числа в диапазоне 0 — 0,5.

Следует подчеркнуть, что на выходе второго селектора 5 случайных чисел случайные числа появляются также в диапазоне 0 — 0,5.

Однако случайные числа, появляющиеся на выходе блока вычитания 6 в диапазоне 0 — 0,5, соответствуют исходному диапазону 0,5 — 1,0.

Таким образом, перекрывается весь диапазон случайных чисел 0 — 1,0.

Полученные случайные числа с селектора 5 и блока вычитания 6 поступают на преобразователи 9 и 8 равномерного закона распределения случайных чисел в нормальный закон распределения случайных чисел. Максимум кривой нормального распределения устанавливается соответствующим числу, равному 0,25, т. е. на выходах обоих преобразователей 8 и 9 случайные числа распределены по нормальному закону относительно среднего значения

0,25.

С выхода каждого преобразователя случайные числа поступают на интегратор и блок вычитания. Соответственно с преобразователя 8 на первый интегратор 10 и на второй блок вычпта:шя 11, а с преобразователя 9 — на второй интегратор 15 н на четвертый блок вычитания 16. Интеграторы 10 и 15 являются интеграторами с экспоненциально-взвешенным усреднением и своими выходами подключены к третьему блоку вычитания 13 и к сумматору

12 (выход блока вычитания также подключен к сумматору) .

На выходе блока вычитания 13 образуются числа в диапазоне 0 — 0,25, а на выходе сумматора 12 — в диапазоне 0 — 0,5. Назначение блока вычитания 13 — ликвидировать многозначность при фиксировании момента синфазности. В момент синфазности на выходах ка>кдого из интеграторов 10 и 15 появляется число 0,25. При этом на выходе блока вычитания

13 будет число «О», а на выходе сумматора

12 — число — 0,5».

Случайные числа с выхода сумматора 12 подается на блоки вычитания 11 и 16, а с них — на логическую схему «ИЛИ» 17.

Блок ввода постоянного числа 14 подключен к сумматору 12 и служит для имитации сдвига фазы.

Со схемы «ИЛИ» случайные числа через второй ключ 18 подаются на анализатор 19 темпа появления чисел 9, больших чем числа, снимаемые с сумматора 12. Так как на выходе сумматора 12 числа постоянно увеличиваются от 0 до 0,5, то до момента синфазности все числа, поступающие на схему «ИЛИ» и меньшие 0,5, являются ошибками. Эти ошибки накапливаются в анализаторе 19 темпа, где вычисляется закон изменения количества ошибок за интервал времени от момента включения до момента синфазности. Пределы работы анализатора можно задать предварительно, на474018

Предмет изобретения

Составитель Е. Тимохина

Техред М. Семенов

Редактор Е. Семанова

Корректор Л. Котова

Заказ 2191/11 Изд. М 1509 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобре-.ений и открытий

Москва, Ж-35, Ра лпская наб., д. 4 5

Типография, пр. Сапунова, 2 пример, в границах изменения достоверности от 10 4 до 10 вЂ

При достижении момента синфазности анализатор 19 выдает сигнал на триггер 3, который перебрасывается и закрывает ключи 2 и

18. Одновременно останавливается счетчик ошибок 20, по которому определяется время вхождения в синхронизм.

Устройство для моделирования процесса вхождения в синхронизм резонансной системы фазирования, содержащее генератор равномерно-распределенных случайных чисел, подключенный к первому входу первого ключа, к одному выходу которого подключены соединенные последовательно первый селектор случайных чисел, первый блок вычитания, другой вход которого соединен с выходом генератора нормально распределенного случайного числа, и первый преобразователь р авномерного закона распределения случайных чисел в нормальный закон распределения, а к другому выходу первого ключа подсоединен вход второго селектора случайных чисел, выход которого соединен с входом второго преобразователя равномерного закона распределения случайных чисел в нор мальп61й закон распределения, о т л и ч а ю щ е е с я тем, что, с целью увеличения точности, оно содержит первый интегратор с экспоненциально-взве5 шенным усреднением, второй блок вычитания, блок ввода постоянного числа и соединенный последовательно второй интегратор с экспоненциально-взвешенным усреднением, третий блок вычитания, сумматор, четвертый блок

10 вычитания, логическую схему «ИЛИ», второй ключ, анализатор темпа появления чисел, триггер и счетчик ошибок, причем второй вход логической схемы «ИЛИ» соединен с выходом второго блока вычитания, входы которого

15 подключены к выходу сумматора и к выходу первого преобразователя равномерного закона распределения случайных чисел в нормальный закон распределения, выход которого соединен с входом первого интегратора с экспоненци20 ально-взвешенным усреднением, выходы которого подключены ко входу третьего блока вычитания и ко входу сумматора, другие входы сумматора соединены с выходом блока ввода постоянного числа и с выходом второго

25 интегратора с экспоненциально-взвешенным усреднением, вход которого подключен к входу четвертого блока вычитания, а другие выходы триггера соединены со вторыми входами первого и второго ключей.