Двоичный арифметико-логический блок

Двоичный арифметико-логический блок

Иллюстрации

Показать все

Реферат

 

1!476578

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Зависимое от авт. свидетельства— (22) Заявлено 19.03.73 (21) 1896550/18-24 с присоединением заявки №вЂ” (32) Приоритет—

Опубликовано 05.07.75. Бюллетень з 25

Дата опубликования описания 26.03.76 (51) Ч. Кл. G 06f 7/00

G 06t 7/50

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.325.65 (088.8)

681.325.57 (088.8) (72) Авто р ы изобретения

В. П. Боюн, Л. Г. Козлов и Б. Н. Малиновский

Ордена Ленина институт кибернетики АН УССР (71) Заявитель (54) ДВОИЧНЫЙ АРИФМЕТИКО-ЛОГИЧЕСКИЙ БЛОК

Изобретение относится к цифровой вычислительной технике и может быть применено при построении специализированных однородных вычислительных устройств.

Известны арифметические модули, выполняющие набор арифметических и логических операций и содержащие схему логического умножения, выход которой соед!шен со входом первого полусумматора, второй полусумматор, выход суммы которого соединен со входом триггера результата и схемы контроля на пуль, схему разделения и триггер переноса.

Известные арифметические устройства хотя и являются функционально полными, но имеют большую избыточность при выполнении основных арифметических операций и большое количество выводов.

Предлагаемое устройство отличается от известного тем, что выход суммы первого полусумматора соединен со входом второго полусумматора, выходы переносов обоих полусумматоров соединены через схему разделения со входом триггера переноса, выход которого соединен со входом первого полусумматора

Указанные связи позволяют расширить область применения устройства и уменьшить число наружных выводов.

Схема двоичного арифметико-логического блока приведена на чертеже.

Схема содержит схему логического умно>кения 1, первый и второй полусуммяторы 2 н

8, триггер результата 1, схему разделения 5, триггер переноса 6 и схему контро III на

«н1 ль» 7.

Арифметико-логический блок выполняет логическое умножение двух двоичных чисел, заданных последовательным колом со стороны младших разрядов на входы 8 и 9, суммирование результата логического ум1юже;1ия со значениями переносов, полу le!i!!In 1гя предыдущем такте, и с последовательным колом третьего числа, заданного ня вход 10, запоминание на один такт переносов и результата при наличии синхроимпульсов на входах 11 н

12, а также контроль результата ня «нуль» или на знак, 18 !! 14 — выходы блока.

Входы 8, 9, 10 и 15 могут быть как информационным..;и, тяк !l управляющими.

20 Предмет изобретения

ДВОичный арнфметш.о-логически!! бло:, содержащий схему логического умно>кения, выход которой соединен со входом первого полу25 сумматора, второй полусумматор, выход суммы которого соединен со входом триггера результата и схемы контроля на «нуль», схему разделения и триггер перенося, отличаюи!ийся тем, что, с целью уменьшезО пия числа наружных выводов и расширения

476578

Составитель В. Воюя

Техред М, Семенов

Корректор В. Гутман

Редактор Н. Вирко

Заказ 165/332 Изд. № 20 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Мо кза, 7<-35, Раушская наб., д. 4/5

Тип. Харьк. фил. пред. «Патент» области применения, выход суммы первого полусумматора соединен со входом второго полусумматора, выходы переносов обоих полусумматоров соединены через схему разделения со входом триггера переноса, выход которого соединен со входом первого полусумматора.