Устройство для моделирования стартстопной системы поэлементной синхронизации

Устройство для моделирования стартстопной системы поэлементной синхронизации

Иллюстрации

Показать все

Реферат

 

у 1

1 э

O Il И С А Н И Е ::.и 478328

Союз Советских

Социалистимеских

Республик

ИЗОБРЕТЕНИЯ

К деТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зал: "им . от авт. свидетельства(22) Заявлено18.06.73 (21) 1933255/l -24 (S1) М. Кл.

С 06 97/48 с присоединением заявки №

Государственный комитет

Совета Министров СССР оо делам изооретений и открытий (-, ) Приоритет— (53) УДК 681. 333 (088. 8) Опубликовано 25.07.75,Бюллетень № 27

Дата опубликования описания О1 О8.75(72) Авторы изобретения Г. А. Полиевский, Г. N. Мельников и A. A. Локтев (71) Заявитель (54) УСТРОЙСТВО ДЛЯ,МОДЕЛИРОВАНИЯ СТАРТСТОПНОЙ

СИСТЕМЫ ПОЭЛЕМЕНТНОЙ СИНХРОНИЗАЦИИ

Имитируя изменение расстройки частоты генераторов, можно получить значение динамической погрешности синфазности, вы« раженной в изменении случайного числа с выхода сумматора относительно теоретического среднего 0,5 генератора случайных чисел 0-1. В зависимости от соотношения сигнал/шум в канале связи, имитируя распределение временных искажений в виде распределения случайных чисел 0-1, можно получить реальные данные относительно

Изобретение относится к модек рованию цифровых систем связи.

В технике дискретной связи для поддержания синфазности работы передатчика и приемника часто применяются различные стартстопные системы. Нередко применяются и стартстопные системы поэлементной синхронизации с постоянным коррекционным эффектом. Однако перед началом разработки и конструирования экономически выгодно провести предварительное моделирование системы поэлементной синхронизации с постоянным коррекиионным эффектом. времени вхождения в синхронизм и потери достоверности

Особенностью работы известной стартстопной системы является то, что излучение мощности передатчиком производится только тогда, когда.на входе канала присутствует речевая информация. В этом случае приемпая аппаратура информационного канала работает в стартстопном режиме.

1в При поступлении речевой информации синхронизм нарушается. Поскольку информационный канал все время работает в режиме входа в синхронизм, то представляет интерес потеря достоверности при Вхождении в

15 синхронизм. В системе "Спейд" для поэлементной синхронизации используется

128 бит. При проектировании подобной системы необходимо п зоизвести оптимизацию выбора параметров интегрирования и

20 длительности временного интервала вхождения в синхронизм для заданной статистики передачи речевых сигналов. В предложенном устройстве эта задача решается тем, что цифровой сигнал с временными искажениями з5 фронтов представляется в виде последователь

478328 ности случайных чисел в диапазоне 0-1,Наличие синхронизма соответствует числу 0,5, получаемому при моделировании фазы опорного напряжения. Отклонение числа, соответствующего фазе опорного напряжения; от 0,5, с учетом величины исправляющей способности и является потерей достоверности.

Предлагаемое устройство отличается от известного тем, что, с цель ю расширения класса решаемых задач в части имитации характеристик систем с дискретной автоподстройкой фазы, оно содержит блоки вычитания, пороговые схемы, ключи, блоки сложения, датчики порогового числа подстройки, числа шага коррекции нестабильной частоты, и генератор числа 0,5, причем выходы первого интегратора йодключены к первым входам первого и второго блоков вычитания, выходы второго интегратора подключены ко вторым входам первого и второго блоков вычитания, выходы которых соединены с.первыми входами пороговых схем, вторые входы которых соединены с выходами датчика порогового числа. подстройки, выходы пороговых схем подключены соответственно к первым входам ключей опережения и отставания, вторые входы которых соединены с выходами датчика числа шага коррекции, выход ключа опережения соединен с первым входом блока сложения, второй вход которого подключен к датчику нестабильности частоты,выход блока сложения соединен с первым входом третьего блока вычитания, второй вход которого соединен с выходом ключа отставания, выход третьего блока вычитания через блок сложения с пороговым сбросом подключен ко вторым входам дискриминаторов чисел "опережения" и "отставания"

На чертеже показана схема предлагаемого устройства, Датчик 1 случайных временных интервалов соединен с генератором 2 случайных чисел и с датчиком 3 чисел, убывающих по линейному закону. Выход генератора 2 подключается к первым входам знакового дискриминатора 4 числа фазы и блоку 5 вычитания чисел. Ко второму входу блока 5 вычитания чисел подключен генератор 6 числа 0,5. Выход знакового дискриминатора 4 числа фазы подключен к первому входу ключа 7, а выход блока 5 вычитания чисел подключен к первому входу знакового дискриминатора 8 числа фазы. В свою очередь. выход знакового дискриминатора 8 подключен к первому входу ключа 9. Ко вторым входам ключей 7 и 9 подключен выход датчика 3 чисел, убывающих по линейному закону. Выходы зом.

50 сел - на первый вход знакового дискрими,натора 8 числа фазы.

45 ключей 7,и 9 подключены ко входам соответственно первого 10 и второго 11 интеграторов с экспоненциальным взвешиванием. В свою очередь, первый и второй выходы интеграторов 10 и 11 подключены к первому и второму входам блоков 12 и

13 вычитания чисел, выходы которых подсоединены к первым входам пороговыхсхем

14 и 15. Ко вторым входам пороговых схем 14 и 15 подключен датчик 16 числа порога подстройки. Выходы пороговых схем

14 и 15 подключены соответственно к первым входам ключа 17 опережения фазы и ключа 18 oy ставания фазы. Ко вторым входам ключей 17 и 18 подсоединен датчик

19 числа шага коррекции. Выход ключа 17 подключен к первому входу блока сложения

20. Ко второму входу блока сложения 20 подсоединен датчик 21 числа нестабильности частоты. Выход блока 20 подключен к первому входу блока 22 вычитания чисел, а второй вход блока 22 подсоединен к ключу отставания фазы 18. Выход блока 22 подсоединен ко входу блока 23 сложения с пороговым сбросом, причем выход его подключен ко вторым входам знаковых gzскриминыторов 4 и 8 числа . фазы.

Устройство работает следующим обра Датчик 1 случайных временных интервалов передаваемого сигнала вырабатывает временные интервалы случайной длительности в заданных пределах. Длины интервалов кратны некоторой выбранной заранее минимальной величине.

В начале каждого временного интервала одновременно запускаются генератор 2 случайных чисел и датчик 3 чисел, убывающих по линейному закону. Генератор 2 работает в диапазоне чисел 0-1,0. При запуске генератор выдает слуиайное число, однако его величина строго привязана к длительности случайного временного интервала, т. е. к фазам передаваемого сигнала, выработанного в датчике 1 случайных временных интервалов передаваемого сигнала.

Полученное случайное число подается на первый вход знакового дискриминатора 4 числа фазы и через блок 5 вычитания чиВ блоке 5 вычитания чисел происходит вычитание числа 0,5, подаваемого от генератора 6 числа 0,5, из чисел, поступающих от генератора 2 случайных чисел. Отрицательные числа на выход блока 5 вычитания чисел не пропускаются. Таким образом, на выходе блока 5 появляются случайные числа в диапазоне Ог0,5, соответ478328

Под шагом коррекции понимается зараствующие случайным числам на входе в нее выбранное значение приращения фазы, диапазоне 0,5-1,0. складываемое с получившимся значением

Число 0,5 соответствует среднему (нун ше 0 5 фазы так, чтобы приблизиться к нулевому левому) значению фазы, Числа.. меньше соответствуют опережению (убыванию) фа- 5 (Р (с еднему) значению фазы, Если шаг коррекции выбран небольшим, зы, а числа, больше 0,5. соответствуют то подстройка фазы происходит более точотставанию (возрастанию) фазы. но, но медленно. При большом шаге коррекЗнаковые дискриминаторы 4 и 8 числа ции проигрываем в точности подстройки, фазы совершенно одинаковы и пропускают числа в диапазоне 0 0 5 Однако если слу- и) Но выигрываем в скоРости.

В случае опережения фазы число шага чайное число с выхода генератора 2 слукоррекции складывается в блоке сложения чайных чисел меньше 0,5, то знаковый

20 с числом нестабильности частоты, подискриминатор 4 открывает ключ 7, т. е. ступающим в блок 20 от датчика 21 нефаза убывает. B противном случае открыстабильности частоты. вается ключ 9 и, следовательно, фаза воз- 15

В случае отставания фазы число шага растает. На ключи 7 и 9 поступают числа коррекции через ключ 18 отставания фазы от датчика 3 чисел, убывающих по линейпоступает на второй вход блока 22 вычиному закону. Таким образом, в каждый тания чисел, а на ее первый вход подается такт, который задается датчиком 1 случисло из блока сложения 20. Таким обчайных временных интервалов передавае- 20 разом, схема сложения 20 и схема вычпмого сигнала, один из ключей 7 или 9 тания чисел 22 предназначены для того, срабатывает. Выходы ключей 7 и 9 подчтобы иметь возможность имитировать ключены соответственно к интеграторам влияние нестабильности частоты на положе10 и 11 с экспоненциальным взвешиваниние фазы. При работе ключа 17 опережения ем, где происходит дополнительное усред- 25 фазы нестабильность частоты проявляется нение. Выходы интеграторов 10 и 11 nol1в том, что, расстояние до среднего (нулеключены к первым и вторым входам блового) значения фазы сокращается, так как ков 12 и 13 вычитания чисел. число опережения фазы становится больше.

Усредненные значения на выходах интеграторов и

10 11 разные в зависимо 30 При работе ключа 18 отставания фазы сти от того, что преооладает: ь

1 совершенно аналогично расстояние до средт. е. опережение (усредненное значение него (нулевого) значения фазы сокращаетна выходе интегратора 10 больше) или ся так как число отставания фазы станоольше возрастание, т. е. отставание (усредненное значение на выходе на выходе интегратора 11 З5 Как блок сложения 20, так и блок вычибольше) фазы. аксимальное тания чисел 22 могут работать при нализначение на выходе лю oro из интеграт— чии на одном из входов нулевого значения. ров 10 или 11 равно 0 25. Результат вычитания поступает в блок 23 жа, соединения сдеКак видно из чертежа, соед е и сложения с пороговым сбросом.

13 40 При переполнении этой схемы она запиланы так, что на выходах блоков и рает знаковые дискриминаторы 4 и 8 чисвычитания чисел будут числа одинаковой ла фазы и работа.прекращается. величины, но разного знака (если, наприВремя, прошедшее от момента включемер, условиться, что всегда числа 2-го ния датчика 1 случайных временныx инвхода вычитаются из чисел 1-го входа).

45 тервалов передаваемого сигнала до моменЭти числа подаются на первые входы та срабатывания блока 23 сложения с попороговых схем 14 и 1 5, реагирующих роговым сбросом, является временем вхожтолько на положительные числа. "a их вторые входы подается заранее выбранное дения в синхронизм. число, соответствующее порогу срабаты50 вания, от датчика 16 числа порога подПредмет изобретения стройки. Если срабатывает пороговая схе.ма 14, то это означает, что имеет место

Устройство для моделирования стартубывание фазы, если же срабатывает поростопной системы поэлементной синхрониговая схема 15, то, следовательно, налицо возрастание фазы. Пороговые схемы 1 и

4 55 зации, содержащее датчик случайных временных интервалов, выходы которого со15 открывают попервым входам ключи опеединены со входами генератора случайных режения 17 и отставания 18 фазы. Навточисел и датчика линейно убывающих чисел, рые входы ключей 17 и 18 постоянно повыход кото ого соединен с первыми входается выбранное заранее число шага кор —. выход которого соед рекции от датчика 19 числа шага коррекции. дами дискриминатор ами иск иминато ов чисел, выходы кото478328 рых подключены к первым входам ключей, вторые входы которых соединены с выходом датчика линейно убывающих чисел, выходы- ключей подключены ко входам интеграторов, причем ко второму входу первого дискриминатора подключен первый выход генератора случайных чисел, о т л и ч аю щ е е с я тем, что, с целью расширения класса решаемых задач, оно содержит блоки вычитания, пороговые схемы, ключи, блоки сложения, датчики порогового числа подстройки, числа шага коррекции нестабильной частоты и генератор числа 0,5, причем выходы первого интегратора подключены к первым входам первого и второго блоков вычитания, выходы второго интегратора подключены ко. вторым входам первого и второго блоков вычитания, выходы которых соединены с первыми входами пороговых схем, вторые входы которых соединены с выходами датчика порогового числа подстройки, выходы пороговых схем подключены соответственно к первым входам ключей, вторые входы ко-. торых соединены с выходами датчика чис5 ла шага коррекции, выход первого ключа соединен с первым входом блока сложения, второй вход которого подключен к датчику нестабильности частоты, выход блока сложения соединен с первым входом третьего

IQ блока вычитания, второй вход которогосоединен с выходом второго ключа, выход третьего блока вычитания через блок сложения с пороговым сбросом подключен ко вторым входам дискриминаторов чисел, а

15 выход генератора числа 0,5 соединен с первым входом четвертого блока вычитания, второй вход которого подключен ко второму выходу генератора случайных чисел, а выход четвертого блока вычитания

20 соединен со вторым входом. второго дискриминатора.