Устройство для контроля блоков оперативной памяти

Устройство для контроля блоков оперативной памяти

Иллюстрации

Показать все

Реферат

 

О 11! И C А "И" И Е (II! 484569

КЗОБРЕТЕНИЯ

Сс!сз Гов!!тсхих

Социал!!сти »сиих

Ре!,пубт!ли

K АВТО1э СКОМУ СВИДЕТЕЛЬСТВУ (22) Заявлено 28.09.73 (21) 1962079, 18-24 (51 . !1, Кл, 6 11с 29, 00 с г!р!!сос! !!Неи!!е 1 заявки №

Госудврственнь!й комитет

Совета Министров CNP по делам изобретений и открытий (23) Приоритет

Опубликовано 15.0д.75. Б оллетень ¹ 34 (53) УДК 681.327(088.8) Дат;! Qii I:Ilликования ollIIc II1IIII 22.12.75 (72) Авторы изобре1еии!!

В. В. Звягинцев и В. А. Займак

Ордена Ленина Институт кибернетики AH Украинской ССР (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ОПЕРАТИВНОЙ ПАМЯТИ

Изобретение относится к области запоминающих устройств.

Известно устройство для контроля блоков оперативной памяти, содержащее блок формирования управляющих токов, выходы которого подключены к выходным шинам устройства, а входы — к блоку управления и дешифартору адреса, соединенному с регистром адреса, усилитель считывания, подключенный к входным шинам устройства.

Известное устройство не позволяет осуществить набор тестовых операций, который давал бы возможность воспроизвести реальные режимы работы элементов оперативной памяти.

Кроме того, оио имеет недостаточную точность и эффективность контроля.

Описываемое устройство отличается от известного тем, что оно содержит дешифратор тестовых операций и дополнительный регистр.

Выходы последнего подключены к блоку управления, а выходы — к регистру адреса и входам дешифратора тестовых операций, выходы которого соединены с блоком управления. Это позволяет расширить область применения устройства и повысить точность его контроля.

На чертеже показана блок-схема предлагаемого устройства.

Устройство содержит блок 1 управления, регистр 2 адреса, дополнительный регистр 3, предназначенный для приема и хранения в процессе контроля двоичных кодов тестовых операций; дешифратор 4 для преобразования кода тестовых операций в сигналы, управля5 !ощие режимом контроля блока 5 оперативной памяти; дешифратор б адреса; выходные шины 7 устройства, к которым подключен блок оперативной памяти; блок 8 формирования управляющих токов и усилитель 9 считыва-!

0 ния, подсоединенньш к,входным шинам 10 устройства. Выхоlil pci iiñòðà 3 подкл!очены к регистру 2 и входам дешифратора 4. Входы регистра 3 соединены с выходами блока 1, входы которого подкл!Очены 1:. Выходам де15 шифратора 4.

Устройство работает следуюнц!м образом.

Импульсы, поступающие от блока 1 на вход регистра 3, последовательно формируют дво20 ичные коды всего набора тестовых операций, используемых при контроле. Этп коды преобразуются дешифратором 4 в управляющие

".èãíàëû, которые поступают в блок 1 и определяют в зависимости от выполняемой тссто25 вой операции характер и последовательность вырабатываемых этим блоком сигналов для управления блоком 8. Таким образом, включение в работу отдельных узлов блока 8 и амплитудно-временные параметры формируе30 мых импульсов токов могут быть различными

484569

Предмет изобретения

Состаиитееи, В. Руда«ов

Техред M. Семенов

1(орре«тор Н. Лебедева

Редактор T. Юрникова

Заказ 3121/20 Изд. № 1805 Тира;к 6-18 Подписное

ЦНИИП1! Государственного комитета Совета Ми и строп СССР по делам изобретений и от.;рытий й1ос«ва, )1(-85, Раушс. .ан иаб., д. 115

Ti:иог;,.афин, пр. Спи иова, 2 и задаются регистром 3 и дсшифратором 4.

После выполнения всех тестовых операций, количество которых определяется числом разрядов регистра 3, контроль выбранного элемента блока 5 заканчивается, регистр 3 изменяет содер кимос регистра 2 и через дешифратор б повторяет набор тестовых опсраций на элементе следующего адреса и т. д. в естественном последовательном порядке, пока не будут проведены элемснTы всех адрссов блока 5, Информационные сигналы с блока " через усилитель считывания 9 поступают на блок для визуального или автоматического контроля (на чертеже не показан).

Возможна работа устройства в режиме внешнего управления, когда коды тестовых операций поступают на регистр 3 от вычислительной машины или оператора.

Устройство для контроля блоков оперативной памяти, содержащее блок формирования

5 управляющих токов, выходы которого подключены к выходным шинам устройства, а входы — к блоку управлеш!я и дешифратору адреса, соединенному с регистром адреса, усилитель считывания, подключенный к вход10 ным шинам устройства, отл и ч а ю щее с я тем, что, с целью расширеш1я области применения и повышения точности контроля, оно содержит дешифратор тестовых операций и дополнительный регистр, входы которого под15 ключены к блоку управления, а выходы к регистру адреса и в одам дешифратора тестовых операций, выходы которого соединены с блоком управления.