Цифровой компаратор

Цифровой компаратор

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ii) 4873 85

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 24.04.73 (21) 1911044/18-24 с присоединением заявки № (51) М. Кл. G 061 7/04

Совета Министров СССР

Опубликовано 05.10.75. Бюллетень ¹ 37 (53) УДК 681.3(088.8) ло делам изобретений и открытий

Дата опубликования описания 20.01.76 (72) Авторы изобретения

M. А. Дуда, Я. В, Бучинский и 3. И. Домбровский (71) Заявитель (54) ЦИФРОВОИ КОМПАРАТОР

Государственный комитет (23) Приоритет

Изобретение относится к области автоматики и вычислительной техники, в частности к цифровым системам контроля и обработки информации.

Известен цифровой комп аратор, содержащий триггеры, логические схемы «И», «ИЛИ», элемент задержки и реверсивный счетчик, выходы которого связаны со входами двух схем сравнения, другие входы которых соединены с соответствующими выходами блока памяти.

Недостаток известного устройства заключается в невозможности допускового контроля за непрерывным процессом, заданным импульсными последовательностями.

Цель изобретения — устранить указанный недостаток. Для этого в предлагаемом устройстве выходы схем сравнения связаны со счетными входами двух триггеров, инверсный выход первого триггера связан со входом первой схемы «И», прямой выход второго триггера связан со входом второй схемы «И», а прямой выход первого и инверсный выход второго триггера соединен со входами третьей схемы «И», другие входы схем «И» соединены с выходом схемы «ИЛИ», входы которой соединены с шинами сброса и управления, причем входы установки в.нулевое состояние триггеров соединены с шиной сброса через элемент задержки.

На чертеже изображена блок-схема предложенного устройства.

Цифровой компаратор содержит реверсивный счетчик 1, блок памяти 2, триггеры 3, 4, 5 линию задержки 5, схему «И» 6, схему

«ИЛИ» 7 и схемы сравнения 8, 9, входные шины 10, 11 и 12.

Устройство работает следующим образом.

В исходном состоянии реверсивный счетчик

10 1 «свободен» и триггеры 3, 4 в нулевом сос гоянии.

В случае сравнения чисел, заданных импульсными последовательностями с пределами измеряемых чисел, записанных в блоке памя15 ти 2, на входной шине разрешения 12 должен быть нулевой потенциал.

Первое число, поступающее на вход 10, записывается в реверсивном счетчике 1, работающем на сложение.

20 Если это число меньше нижнего предела измеряемых чисел, записанных в блоке памяти 2, то при поступлении сигнала «сброс» после числа на выходной шине 13 будет сигнал означающий, что число, записанное в ревер.

25 сивном счетчике 1, меньше нижнего предела измеряемых чисел.

В случае, если это число меньше верхнего предела, но больше нижнего предела измеряемых чисел, записанных в блоке памяти 2, то

30 в момент равенства чисел в реверсивном счет487385

2 чике 1 и нижнего предела измеряемых чисел блока 2 на выходе схемы сравнения кодов 8 будет сигнал, который перебросит триггер 3 в единичное состояние. При поступлении сигнала «сброс» после числа на выходной шине

14 будет сигнал, означающий, что число, записанное в реверсивном счетчике 1, в пределах измеряемых чисел.

Если это число больше верхнего предела измеряемых чисел, записанного в блоке памяти 2, то в моменты равенства чисел, записанных в реверсивном счетчике 1 и нижнего предела измеряемых чисел блока 2, и в реверсивном счетчике 1 и верхнего измеряемых чисел блока памяти 2 на выходах соответственных схем сравнения 8, 9 будут сигналы, которые перебрасывают триггеры 3, 4 в единичное состояние. При поступлении сигнала «сброс» после чего на выходной шине 15 появляется сигнал, означающий, что число, записанное в реверсивном счетчике 1, больше верхнего предела измеряемых чисел.

При этом всегда сигнал «сброс» через линию задержки 5 устанавливает триггеры 3, 4 в нулевое состояние.

В случае сравнения непрерывного процесса, заданного импульсными последовательностями, с пределами измеряемых чисел, записанных в блоке памяти 2, на шине разрешения

12 должен быть единичный потенциал.

Импульсы поступают на вход 10 реверсивного счетчика 1, работающего в зависимости от характера протекания процесса. В каждый момент времени в реверсивном счетчике 1 будут числа, характеризующие процесс, которые сравниваются с пределами измеряемых чисел, записанных в блоке 2, аналогично, как при сравнении чисел, заданных импульсными последовательностями.

B результате на одном из выходов 13, 14, 15 компаратора будет сигнал, характеризующий протекающий процесс в данный момент

1о времени.

Предмет изобретения

Цифровой компаратор, содержащий триггеры, логические схемы «И», «ИЛИ», элемент

15 задержки и реверсивный счетчик, выходы которого связаны со входами двух схем сравнения, другие входы которых соединены с соответствующими выходамн блока памяти, отлича ющийся тем, что, с целью рас2О ширения класса решаемых задач, в нем выходы схем сравнения связаны со счетными входами двух триггеров, инверсный выход первого триггера связан со входом первой схемы «И», прямой выход второго триггера связан со входом второй схемы «И», а прямой выход первого и инверсный выход второго триггеров соединен со входами третьей схемы

«И», другие входы схем «И» соединены с выходом схемы «ИЛИ», входы которой соединены с шинами сброса и управления, причем входы установки в нулевое состояние триггеров соединены с шиной сброса через элемент задержки.