Устройство для связи процессора с устройствами ввода-вывода

Устройство для связи процессора с устройствами ввода-вывода

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ (и) 495659

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 28.02.73 (21) 1888504/18-24 с присоединением заявки Л (23) Приоритет

Опубликовано 15.12.75. Бюллетень № 46

Дата опубликования описания 23.03.76 (51) М. Кл. G 06f 3j04

Гасударственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.14(088.8) (72) Авторы изобретения

Б. И. Бочин, М. А. Карцев, Л. 3. Либуркин, Ю. Н. Мельник и Л. Я. Миллер (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СВЯЗИ ПРОЦЕССОРА

С УСТРОЙСТВАМИ ВВОДА — ВЫВОДА

Изобретение относится к вычислительной технике, в частности к устройствам для связи процессора с устройствами ввода — вывода.

Известно устройство, для связи процессора с устройствами ввода — вывода, содержащее блок обработки инструкций процессора, вход которого соединен с первым входом устройства, регистр связи с процессором, первый вход которого соединен со вторым входом устройства, а второй — с первым выходом блока об- 10 работки инструкции процессора, схему логических операций, первый вход которой соединен с третьим входом устройства, а выход — с третьим входом регистра связи с процессором, дешифратор кода операций, вход которого сое- 15 динен с первым выходом регистра связи с процессором, а первый выход — со вторым входом схемы логических операций, регистр запросов, вход которого соединен с четвертым входом устройства, схему анализа приорите- 20 тов, первый вход которой соединен с выходом регистра запросов, а второй — со вторым выходом блока обработки инструкций процессора, дешифратор адреса устройства ввода — вывода, вход которого соединен со вторым выхо- 25 дом регистра связи с процессором, схему объединения внешних сигналов, вход которой соединен с первым выходом схемы анализа приоритетов, и схему селекции, первый вход которой соединен с выходом схемы объединения З0 внешних сигналов, а второй — с третьим входом устройства, схему объединения шин индикаторов, первый вход которой соединен с выходом схемы селекции, а выход — с первым выходом устройства, схему объединения адресных и информационных шин, первый вход которой соединен со вторым выходом регистра связи с,процессором, а выход — со вторым выходом устройства, выходную схему адреса, выход которой соединен с третьим выходом устройства, первый регистр команд, первый вход которого соед|шен с третьим входом устройства, а первый выход — со вторым входом схемы объединения адресных и информационных шин, дешифратор номера индикатора, вход которого соединен со вторым выходом первого регистра команд, а выход — со вторым входом схемы объединения шин индикаторов, первую схему модификации, первьш вход которой соединен с третьим выходом первого регистра команд, а выход — со вторым входом первого регистра команд, первую схему формирования адреса, первый и второй входы которой соединены с третьим и четвертым выходами первого регистра команд соответственно, а выход — с третьим входом схемы объединения адресных и информационных шин и входом выходной схемы адреса, регистр данных, первый вход которого соединен с третьим входом устройства, второй — с >

«!

495659 третьи м 13 Ixo,!031 .)сl Itc)j) li с)35131! с UpoU(ссо))ОМ, Р С Ин — — (. U5(TUI XI 3 hi Xo (031 П(.Р Во ГО !)! I И

«тРЯ KÎ)121! I, )с Г icP Ãhf É вЂ” с<) f«ioj) ht71 1!xozoxt уcTpoiiii л, иятьш с пятым 1!хп (Ом х тройCTl32. U P«3hiU BhIX0 f, — — C ЧСTBCPTblzl устройства, второй выход -- с четвертым входом схемы объединения 2.(pcc»blx и информационных шин, Выходцуlo cxcf!, 1! ВЫХО;(C ftHTUI)I "h! О. (()3!

3 CTPOI!CTIÇlf, 13BIXO.(!i 3 fn < ХС «13;), (Р«С,:! i СТ!)Oll«. .

f3i30:! 1 Bl>IBO;jif, 3 Ь! ХО, I, «ОГОРОД! СО С, (И)1(П) С Ulcсты м !3 L«lxo, (О м м "I P oiicT13 lf. О;(и Я «О из. 3 с с 1 но( устройство llxlieT низкую п<<)опус«ну!о с;ц)собность, обус(!О!злсннуlo отсмтствисм аппаратных

СPi;((В,(ЛЯ ХРсlиси1!51 !1 ХIОДИфнкс!И llfl КО)lсlн-!! i>l, 3 И 1)сl 3. I 51IOUIPU ПСР С;(Ясl 0н 3!сlССИ 30!3,(Я <(ИВ .Х ме)КД «Пс) м ЯТЫО IlpOUCCCO",,) я н С) О ВПХ T f> СППС Й и:)м5<тью; кроме того, упр !Вление приоритетлМИ ЗЯПРОСОВ В Эт<)М УСТРОЙ rf!C ПР)«ВОДИт К CO- 2«) крашению врс ясин связи УВБ с I. pOU,ессоро)п

Зсl C IСТ ПОТ pв )3рСМЕII 1(, СIЗЯЗ !1!! Il>l X С ИЗМC!(Снисм IipiinpUTOTH ) ВВ !3 IiUTcр(!)«сисс.

Це,zbK) изобретения я),!я<ггc51 ПОВ»)п) Ul!c

ПРОИ Сlспон СПОСООНОСТИ УCTPOiii Гвс! И IÇPi .Хlеиfl связи с прОцсссором, Это Lni 1 ПГяст я тс)1, !то предлагаемое устройство соде3)КПГ р гис) ) мяски ЗHripocoB, IzppВыЙ Вход lioT<3poГО сОед!!нен с третьим зllxoдом регистра связи с процессором, второй Bxoz — с з!)хо;(031 дс .Пиф,)л- 3) торя коля операций, я « ixoд- — 0 Вторым fix;):(0 <1 ?????????? f if;1,1113 h up!10piit "1 ??, ) ????!! ??!!) j) if3?????????????? ????????)13;ii(iili ????????<1; ii, !!?????? ??<)??o;)o. 0 ???????????????? ?? ?????????????? jcullt?????????????? ???????????? ??c???????????????? ?????????? bi!130;jff, ?? ?????????? -- ?????????????? )??> входом cxeìû;IU;I.zèBë приоритетов, шифрл!

ОР i!,(РСС>1, ВХОД КОТ(Poi n CO(rjUH<. с! Со IÇTOj) 1>131

ВЫХОДОМ CXCX!hl сlНЯ. ° 113«! Пj! n.« "IТ " :! >, Л и!>1 ход — — с пЯтым 13ходо)! cxc)ibl Объе, LIIUc!!1151 яд. ресных и ин(1)ормацио;!11;«х шип и >Зходлм )ЗЫ- )О хоlнoй схемы адреса устройств вводli — ВывоДсl«BTOP0?3 PCI ИСТР КОМ Я! I;I, IIPP .31>1 Й BXÎ;L К, )ТОрого соединен с пятым выходом первого pe;",iстра команд, Второй Вход — с третьим выходо!«! РсГ)tcTP«1 сг>лзи с пРОцсccoPoxf, сl LIP1)13ый ) выход — с третьим Вход Ом tie)7)ÇOÃO р с! и сгр я комянд, вторую схему формиро<3ания 2.(рес;1.

rервый и Второй входы которой сое пшены со

Вторым и трет)п!м выходами >тооого Uc! UcTj)я

Ko xi HH z, я Выход — шссты!1 Ilxo 1 nxl cxcxi hi 0 Оъ".— >r) динения адресных и информационных 1(!Iiii, ьторую схему модифш(ации, Ueðf)ûlf fl Вт;)!30Й входы которой соединены с третьим и четвер1ым выходами второго регистра команд сооТВЕтСтненно, а выход — — с трстьим входОМ Вто- .)В рого регистра команд, кроме того, шестой «ыход первого регистра коман;(сое;((п! Il co BTOрым входом первой схемы х!Оди(!).)кац!)и.

На фиг. 1 представленл блок-сима )стройства для связи I!pojlpccÎpH с устр<)йствлми,,151 ()()

ЗВОДЯ-ВЬ!Водс(; UH фИГ. 2 — — CT)! « IiT\ ря КО >1 я!!.< hl упрявлсни5! обменом данным;! х!ежду памятью

".СТЛОЙСТВсl И,11! ПРОЦССCOP;f И i CT))OЙСТ 32XU!

« звода — вывода; пл фиг. 3 — структура команды управления обменом данными ме)кду пя- (),-, )«1 51 Г b K) П Р О И С С С 0 Р Я И U H ) t 51 1 L> fn 0 И И С hi B с! С 3 <7 l О СТ)РОЙС)"3 H.

УОГРОй«.т)30 io <СРжи О. 10! 00!! 2001«1; ?1;101

)7 7 KUUII Uj)0UCCi0p(1 1, 13) 0 j КО Гo!poi LB!!2(1>lit соединен с 1!<рвь;м 13xo loxt устройсilllf; р Г!!С) р

3 связи i процессором, псрзый зход котор<3 0

ПП)ПЯХ);1 >3 COCДШICir СО ВТОРЫМ ВХОДО,",t, CrпойС1,3;1,;1 .ÇTopo;! 13) О I и(1 я 3f:I 5 — С и ))ВЫМ Вьl.0д0м б lo!i;f (;бp;!601 iiU IliICTp 5,"l,l;l! rlpo)(eic

f < X«n, f ) «< )«! E I I

)3 О. (031 3 1 701)СТ.3 сl, с! 13 I>f Xn, 1 ШИН с! )I II «! 1 j) сть)131 ВКО,",Îх) j) сГ! I 1 p «1 3 связl! «: ПpnU ciсОp0X1; Ii. UUli р i!Top КО;(lf OUCjf j!ILUII ), 13XO;I КОТ«! рого п.;!нами 10 сое If!!;cU с rii",) зы..; Выходом

j)i.1 UCT1)!1 3 С 3513!i С и, Оц<. < ....<7 )????, ?? .1",)??!>(и Выхо (шипами 11 — со В!орым Входом хс)(ь),—,0гичсских Опсрлций 6; регистр заиросо". 1 . «Вхо ( которого шинами 13 сосдинс:. с етвертым

Входом устройстзя; схе)!у;)пал )зл !ipilopèòåòoB

1-., U рвь!й .3. 0,(!ioTop;) ll:и ин я. I U 1:3 cot Li1 i! c I

131>lхО !Ом регистра злиросоз 2, я Вт )рой Uiif):лxiii 16 — — со Вторым выхо 10!, блоки обрло )т«) инструкции процессора 1: !сшифрятор лдр cH

17 уст;)Ойстпа «ВÎ;Li! —:ÇhlBO;1,«f, ВXÎ, «Отор<)ГÎ

)и: i н я «) „«) c 0 cдп l r е н си В т o p ы 31 и ы х;! .10 1 p i "U— стра 3 связи с процессором: схему обье (и !cH iI51 Виси!Ни:«: Cli!:1;1 zOIÇ 19> (ЗХО (IiOTO!)ОЙ IUUUHми 20 соед; ICU с первым Выход3м схемы а:c .Ifiiciti:я 131icиlиих СПГисс.ло)з 19, с! )ЗТОРОЙ Вхо (UliiliiIX111 / C Tf) "ТЬП)! 137 n Li!. < 3 i 1РОИС Гвс); СХС)13 ООЪС, Illнс!1!151 Иlнн ИН (ИК!110РО;3

23, пеj)!Çbll! BXO, (f

C BblX0, IOХI СХСХЗВ! СС.!СKI(llll 21, а i)BIXO;I, IU)t)3HXIU

25 -- С 11«j)BI!XI IЗЫХО;(031; СТрОЙСТВЯ; СХ(."1<

Объсчин illi51 ядрi. cUblx и .1н )oj)х!2цпО:lных U)UI!

26, первый вход которой шинами 18 со. ди)!ен со вторым выходом регистрл сзяз;! 3 с процссСО)) 0.,1, Я 131>i. «0.(иl:1н л .. 1 и 2 « — — СО Б Г>) р ь) )-: ЫХО!

031 3 с ро(1- 3;1; !зыхо(!П3 !О схему (pi i(f 255, Выход который шинами 29 соеz;!Ue» с третьим выходом устройстзя; первый рег))стр коман (30, первый вхо L которого UIIIUH)til. (сосzllll(. l c третьим входом устройства, а пс321>lli выxo;I

ILlûíHìè 31 со вторым входом схемы 28 объс,(ииения !!дрссиых и и.i()!OpitHgf*,о ых шин; дешифратор 32 номера инди«лтора, ВхО (Ko!Оро! 0 UIfUIHf

34 - cÎ BTopblм Входом схемы объе п!нення шии ип:(з)каторо» 23; нервмю схем модификации 35, первый iÇход которой шин,:)м)1 36 сос;(ufli U С 1.,)СТЬИМ ВЫ ХО:!() ПС))ЗОГO PCI ИСТРЯ ком сиl;< 30, л 1311XO (ILIUU (1 Xiii 37 — i. О,ТОр ь! м ! зхо:(ох! Первого регистра коман(! 30; первую

"XPМу фÎUÌIIðОВHНИя Я.ц)ЕС«1 38, ИерВЫй И Втврои вход(ы которой п)ин 17)и 36 и 39 соединены с третьим и четвертым Выхо (ами первого рсгистрл команд 30 соогвстствсш:о, а выход шина)ш 40 — — с зретьих! входом схемы объединен:)я Hrj))ccUûx и информаш!онных шин 25 и входом )зыхо.(но!1 схемы адрес f 28; регистр данных 41 первый вход которо)0 шинамfl 7

495659

Передача команл управления из Ilp»IIpccop3 в устройство осуществляется слелующим образом. По шинам 2 инструкций процессора в блок обработки инструкций процессора 1 поступает инструкция «прием команды управления» из процессора. С выхола блока обработки инструкций процессора 1 сигнал приема команды управления поступает в регистр 3 связи с процессором. При наличии этого сигнала команда управления, считанная из памяти процессора, с сопровождающей ее служебно .

6>,5 сослинен с третьим входом устройства, второй шинами 42 — с третьим выходом регистра связи 3 с процессором, третий TI!HHax()r 43 — с пятым выходом перво-.о регистра команд, .етвертый U!)iHлми 4 — со вторым чхолом устройства, пятый шинами 44 — с пятым входом устройства, первый выход шинами 45 с четвепTb!»

1 выходом устройства. второй Bblxoл ш)!иам:!

46 с четвертым входом схемы ОоъеЛинеиия аЛресных и информационных шин 26; выхолную схему информации -47, вход которой шинами

48

- .8 соелинеи с третьим выхо:(ом регистр,". ллниых 41, а выход шинами 49 — с пять!м выходом устройства; выхолну(о схему ллреса 50 устройств ввода — вывода, выход которой шинами 5! соединен с шестым выхолом устройства; регистр маски запросов 52, первый Bxoz которого шинами 42 соединен с третьим вых»лом регистра связи 3 с процессором, второй вход шинами 53 с выходом дешифратора кола

20 операции 9, а выход шинами 54 со вторым входом схемы анализа приоритета 14; регистр разрешения реализации запроса 55, вход которого ш)шами 56 соединен с выходом лешифратора адреса 17 устройства ввода — вывода, а выХОд шинами 57 — — с третьим входом схемы BHBлиза приоритетов 14; шифратор адреса 58, вход которого шинами 59 соединен со вторым выхолом схемы анализа приоритетов 14, а выход шинами 60 — — с пятым входом cxex(b) объе- З0 динения адресных и информационных шин 26 и входом выходной схемы 50 адреса устройств ввода — вывода; второй регистр команд 61, первый вхол которого шинами 43 соединен с пятым выходом первого регистра команд 30, второй вход шинами 42 — с третьим выходом регистра связи 3 с процессором, а первый выхол шинами 62 — с третьим входом первого регистра команд 30: вторую схему формирования адреса 63, первый и второй входы которой ши- 40 нами 64 и 65 сослинены со вторым и третьим выходами второго регистра команд 61, л выхол шинами 66 — с шестым вхолом схемы

»бъслинения адресных и информационных шин

26; втору|о схему модификации 67, первый и 4- второй входы которой шинами 65 и 68 соединены с третьим и четвертым выходами второго регистра команл 61 соответственно, а выхол шинами 69 — с третьим входом второго регистра команл 61, кроме того, шестой выход первого регистра коман«1 30 шинами 70 соединен с0 вторым входом первой схемы молификации 35. информацией ц» шинам 4 lii . имлсг: 5) гистр 3 связи с li»»öссс»л м.

Зли ICb ком (lи I 1>l lip HB."! CHHH в па мЯ« !> -TPOUCTB3 ОСХ ЩСCTB,15!ÑÒÑß C IC Y)011)I!31 O()P 33(>!.

ЛлPес Pл33) 0(I«c.)H5! команды : TI;13151TH УcTP :: ства по и!.!и(1 18 поступает .л схему»оьс нсиия алреcHblx и информлцш|иных шии " ° и лалее по IUUHH 27 — в память уcTpollcT

Затем произ Яо.l li Tc H а нлл|!з колл оп(ран записи, который по шинам 10 п», |-,л; т ил дешифратор 9. Еcлнл злллна запись к»1(л.)лы ) рлвлеиия 003 осуществления рсллктиооз.ill!я (посредством выполнения г!Описских оп,;i|;.!и «11» и «11Л11» с информацией комлнлы, хранящейся 3 плм5!T!1) то вслел зл перел|и!.й

à;реса в память устройства обмена произ:,>лится передача комлнлы управ)c)II>51, кото|1; я по шинлм 42 поступает в регистр л ill>lh!x 41, и далее по ш)илм «6 через схему объели))с:. !5

26 выдается на шипы ?7. Есл i нл .(сшифрлт.|ре операций 9 рлсшифровыьлется кол логи:( ской операции, то сигнал об этом по шинлм !! перслается иа схему логических операций б. нл вход которой по ш|шам 7 поступает кома :— лл управления. считанная по алресу. переланног в память. Длиные со сымы лог! Icchlix операций 6 по ишнлм 8 поступают в рсг:!стр 3, в кот»ром в злзисимости от кола записывается логическая сумма или произвеление ииформл-!

IHI . lIBH II l, пРинятой i!3 п1«ОЦессоР H тл!шой из памяти. Результат выпс л))сипя логической оперлц (и зятем Записывается и память устройства по,адресу комли;(ы упрлплс) I И Я.

Во вРе >(Я Il(>P!>",л )и коъ!лн 1ы >, UP HI)c)BHH5) 1.)3 процессора в память мстр»йствл рлботл уэлл управления приоритетами запросов блокируется, лля ч(.го из блока оорлботк I иистрмкций процессора Ilo ш)ш",м 16 пл схему лчллизл приоритета злп..>осов 14 по тупают блокируюЩИС СИГНЛЛbl.

Реализац:|я злпр»сов устройства вво.!UB — вывода нл обмен информацией Осуи«ествлястся B такой послеловлтс IbHocTH, Злпр,cû устройств ввоЛа — вь!воЛл Hÿ обме)1 данным I Ilo ш:!илм 13 постуIIBI»T нл Bxoë регистра запросов l2, связанного шинами 15 со схемой àí",.ëH3H приоритетов 14. При наличии команлы упрлвления, инлицируемой регистром разрешения реализ, .ции запроса 55 (который возбужлаетгя сигналами, поступа)ощими по шинам 56 с дсшифратора алресл 17). и отсутствии сигналов маски запроса в регистре маски запросов 52 (сигналы с которых по шинам 57 и 54 поступают ил схему анализа приоритетов 14) послелняя вылеляет сигнал. соответству|оший старшему запросу, который по шинам 59 поступает иа шифр",òîð алресл 58. С выхо1л шифратора 58 ллрсс команды правления по шинам 60 чере схему объелинсиия адресных и информлцион иых шин 26, постуii;!CT в память устройствл. »ли»временно с этим производится возбуж !СH!!c в||холной сымы 50 ллрссл устройствл и|олл-вывола. Команда упгавления, считанная из памяти устройства, по шинам 7 поступает в

495659

8 первый регистр команд 30. Структура команды ,правления, принимаемой в первый ретистр

:,oìàíä 30, показана на фиг. 2.

Команда управления содержит следующие оля: 71 — номер индикатора прерывания программы процессора при окончании обмена по данной команде управления; 72 — формат данных, передаваемых между памятью и устройствами ввода — вывода; 73 — счетчик количества обменов, которое необходимо выполнить для завершения обмена; 74 — счетчик адресов размещения данных; 75 — упорядоченный список блоков памяти, определяющий последовательность размещения данных; 76 упорядоченный список страниц блоков памяти;

77 — адрес дополнитель>ой команды упрязленпя.

Модифицирусмыс поля 73 и 74 команды управления по шинам 36 поступают пя первую схему модификации команд управления 35, на эту с..ему по шинам 70 поступает;шформяция о формате данных. Первая схема моди!1>икяций 35 увеличивает на «1» состояние счет шкя адреса данных поля 74 Ii уменьшает на «1» состояние счетчика количества обмена поля

73, и по шинам 37 передает пх в соответствующие зоны первого регистра команд 30, По окончании модификации команда управления по шинам 43 поступает ча регистр данных 41, a c выхода регистра 3:!о шинам 46 — на схему объединения адресных и информацио!и!ых шин 26 для возвратя в память устройства. Зятем первая схема адреса 38 на основании !!нформации о состоянии счетчика

40 в выходную схему адреса 28 нли схему объединения адресных и информяционнь!х шин 26.

Если обмен данными осуществляется между устройством вводя — вывода и памятью процессора, то возбуждается выходная схема адреса 28. Если данные записываются в память процессора, то информация от устройств ввода — вывода по шинам 44через регистр r;I!!II»!х

41, шины 48, выходную схему информ",öèè 47 и шины 49 поступает в память. Если данные читаются из памяти процессора, то информация по шинам 4 через регис.др данных ll шины <15 поступает в информационные шины устройчг; ввода — вывода и используется тем устройством ввзда — вывода, номер которого возбужчсн чя шипах 51. Если данные записываются з памят!, устройства для связи процессора - устройствами ввода — вывода, то информация от устройств ввода — вывода по шинам 44 через регистр данных 41, шины 46, схему объединения адресных и информационных шш» 26 и шины

27 поступает в память. Если qaIIIII!e читаются из памяти устройства, то информация !ю и:!нам 7 через регистр данных 41 н шипы 45 II,>ступает к устройствам ввода — выво I

Особенность -.,!èçàöèè запроса у тро"., тча вво I;I- -вьвоча, их!е!ощего;!!>ног!н)г!сльнi lo коман !у управления, заключающуюся в том, что, после обмена по основной команде управления, производится обмен той же информацией по дополнительной команде управления.

Чтение дополнитt „Ib!IQH команды управления производится по адресу, храпяшемуся в пол:

77 ко»!анды управления, ко10pblII по шин<ям 3! поступает на схему об ьедпнсния адресных и информационных шин 26. По мере реализаци . запросов устройств ввода — вывода состояние счетчика количества обменов команды управлен!гя достпгаст нулевого значения. Это слу>кит сигналом для возбу>кдения ш:ш и !днкяторов прерывания программы процессора.

Возбу>кдение шин индикаторов прсрыван:I:I осуществляется следующим образом. Код номера индикатора с первого регистра команд

30 по шинам 33 поступает Ila дешифратор 32 номера индикатора и далее по шинам 3<1 -!ерсз схему объсд:шения шпн индикаторов 23 н выходные шины 25 — в процессор.

Обмен информацией между буферными зонами памяти устройства и памятью процессора осуществ,чяется с помощью коман Ill управления, пзобра>кенной ня фиг. 3. Команда,правления содерж:!т еле.чующие поля; 78 номер индикатора прерывания программы процессора при окончании обмена по данной программе управления; 79 — формат данных, гсредаваемых между памятями процессора и устройства; 80 — — счетчик количества обменов. которос необходимо выполнить для завершен!!я обмсна; 81 -- счетчик адресов размешения данных в памяти процессора; 82 — упорядоченный список блоков памяти процессора. определяющий последовательность р lзмсщснпя данных; 83 — упорядоченный список стра-!!нц блоков памяти процессора; 84 — с-!етчп :.

4!! адресов размещения данных в памяти устройства; 85 — упорядоченный список стра!и!ц памяти устройства; 86 — код направления передачи информации. ,Для повышения пропускной способ!юстн устройства обмена хранен:.!е команд упр".âëål! IIÿ обменом информацией между памятямч процессора и устройства осуществляется не в и;!мяти, а во втором регистре команд 61. П.!I обмене информацией между памятям пр",— цессора и устройства посчслнее одновременно формирует два адреса, между которыми ьия основании кода направления передачи информации, содержащейся в поле 86, осуществляется передача данных. Формирование адреса размещения данных и модификация адресных полей 80 и 81 осуществляются с помощью первой схемы формирования àдреса 38 н первой схемы модификации 35 соответственно. Передача полей 78 — 83 в первый регистр команд 30 осуществляется по шинам 62; возврат полей

78 — 83 во второй регистр команд 61 осуществляется ш! ншнам 43. Лдрес p;I.,мсн!с .!«я дя!ных в памяти процессора по шипам 40 через выходную схему адреса 28 и шины 29 посг,пяет в память процессора. Формирование а:,495659

5

1О

13ес11 размещения данных в памяти i стройства осуществляется с помощью второй схемы формирования адреса 63, на которую по шинам 64 поступает поле 85 списка траниц, а по шинам 65 — поле 84 счетчика адресов ланнь1х.

С вь1хода второй схемы формирования адреса

63 сформированный адрес по шинам 66 через схему объединения адресных и информационных шин 26 и шины 27 поступает в память устройства. Модификация адреса размещения данных в памяти устройства осуществляется второй схемой модификации 67, на которую по шинам 65 поступает поле 84 счетчика aëðåñoâ данных, а по шинам 68 поле 79 формата ланных. После увеличения состояния счетчика алресов данных по шинам 69 осуществляется запись состояния счетчика алреса данных во второй регистр команд 61. Направление передачи данных определяется полем 86.

При передаче данных из памяти процессора информация по шинам 4 через реги.тр ланных 41, шины 46, схему объединения алрссчых и информационных шин 26 и шины 27 поступает в память устройства. При перела .е ланных из памяти устройства, информация по шинам 7, через регистр данных 41, шины 48, выходную схему информации 47 и шины 49 поступает в память процессора.

Реализация программно-управляемой коммутации сигналов прерывания программы процессора от внешних сигналов включает в себя, во-первых, запись в фиксированные ячейки памяти устройства обмена слов прерывания и, во-вторых, чтение этих слов по алресам, сформированным узлом управления приоритетами запросов устройств ввода — вывола и внешних сигналов и передачи их по шинам ш1ликяторов в процессор. Запись слов прерывания лля внешних сигналов осуществляется аналогично засылке команд управления для устройства ввода — вывода.

Реализация запросов внешних c,lãí»..loâ и» прерывание осуществляется слелующим об laзом. Запросы внешних сигналов по шинам !3 поступают в регистр запросов 12. При наличии разрешения (кол «1») в соответствующих разрялах регистра маски запросов 52 старший запрос внешних сигналов проходит через cxему анализа приоритетов 14, по шинам 59 поступает на шифратор адреса 58 и по шинам 20— на схему объединения внешних сигналов 19.

По алресу, сформированному шифратором алреса 58 и переданному по шинам 27 в память устройства, производится чтение слова прерывания. Слово прерывания, выбранное из памяти устройства обмена, по шинам 7 поступает на схему селекции 21. При наличии разрешающего сигнала, поступающего по шинам 22 со схемы объединения внешних сигналов 19, слово прерывания проходит через схему селекции

21 и по шинам 24 выдается на схему объелинения шин индикаторов 23 и лалее по шинам

25 — в процессор.

Применение регистра маски запросов 52 на входе схемы анализа приоритетов 14 позволяет

2()

2Q

4О

OO

65 организовать гибкую дисциплину обслужив»ппя. Для этого процессор с помощью инструкции «прием команды управления» осуществляет прямую передачу информации в реп1стр маски запросов 52. При этом запросы, для которых B соответствт1ощих разрялах регистра маски запросов 52 имеются нули, оказываются псключенных1и из очереди ня обслуживание.

Таким образом, изменяя состояние регистр» маски запросов 52, можно обеспечить любую комбинацию запросов на мола схемы анализа приоритетов 14.

Формула изобретения

Ъ стpoHcTI30 1ля c1383II Ilpo3I ccop» c K cTpoIIством ввола — вывола, солержащее блок обработки инструкций процессор», вхол которого соелпнсH с первым вхолом устройства, регистр связи с процессором, первый вхол которого соединен со вторым вхолом устройства, я второй — с первым выхолом блока обработки инструкций процессора, схему лоп1ческнх операции, первый вхол которои сослинен с третьим входом устройств», Il выхоЛ вЂ” с третьим ВХолом регистра связи с процессором, лсшпфрятор кода операций, вхол которого соелинен с первым выхолом регистра связи с процессором, а первый выхол — со вторым вхолом схемы логических операций, регистр запросов, вхол которого соединен с четвертым вхолом устройства, схему анализа приоритетов, первый вхол которой соединен с выхолом регистра запросов, а второй — со вторым выхолом блока обработки инструкций процессора, лешифратор алреса устройства вводя — вывода, вхол которого соелинен со вторым выхолом регистра связи с процессором, схему объел1шени я внешних сигналов, вход которой соелпнен с первым выходом схемы анализа приорптетог, и схему селекции, первый вхол которой соелинен с выхолом cxемы объелинения внешних сигналов, а второй — с треть11м вхолом устройства, схему объел1шения шпн 1шликаторов. первый вхол которой соелинен с выхолом схемы селекции, а выхол — с первым выхолом устройства, схему объединения алресных и информационных шин, первый Ilxол которой сослинен со вторым выхолом регистра связи с процессором, а выхол — co вторым выхолом устройства, выхолную схему ялреся, выхол которой соелинен с третьим выхолом устройства, первый регистр команл. первый вход которого соединен с третьим вхолом устройства, а первый выхол — со вторым вхолом схемы объелинения алресных и информационных шин. лешифратор номера инликатора, вхол которого соелинен со вторым выхолом первого регистра команд, à Bblxol — со вторым вхолом схемы объединения шпн пнликаторов, первую схему молификации, первый вхоl которой сослинсн с третьим выхолом первого регистра команд, а выхоl, — co 13торым вхолом первого регистр; ко 31»пд, псин 1о схему фор м 11ровян ия яд1) ес<1 первый и вт;1ро:"1 вхолы которой соелинены с третьим и четвертым выходами первого регпст495659

Ра КОМII333 СООТIЗСТСТВЕННО, Я «ЫХ0.1 " Тi)i> i L)им вхолом схемы объе1инсния алрс. Иых и и!— формационных шин и входом выхолной схемы адреса, регистр данных, пер«ый вхол котор()ГO соединен с третьим «холом устрой т— !3я, «!орой — с третьим выхолом регистра 13klçI: процессором, третий --- с пятым Выхолом ис13ВО10 ре истра ком ян L,

;!лрсся, вход которого cîåäkiící со вторым выXOЛОМ СХЕМЫ Я!1 ЯЛ ИЗ<1 !1iiiiopiitctob, ?? ??1>1ХОЛ с пятым вхолом схемы Oоьслинения алресны.; ! Иформац1пн!Иы:(шин li «холом Выхолной схемы с1 Lpсcа ) ст1)ойстВ ВВОдя ВыВО.!а. 13 !Х) рой регистр ком анл, первый вхол кото1) з, о сослинен с пятым выхолом первого регистра команл, второй вход -- с трстьим выхолом регистра связи с процессором, а первый выхол— с трстьим входох! первого рсг1:стра коман...

13т01)УIО схех!У фÎPхlи1)ОВЯпи31 B,LP cll, и PВыи

«тороп входы которой соели;3011ы со вторым третьим выхолами второго регистра кома 1,i, и ВЫХ0,1 С ШССТЫ М !3ХО LO."

I I I I 3L а л 1) е с н ы х и и н ф 0 р м <3 ?? ?? ?? ?? 13 ?? ?? ?? ??, ?? ?? 0 ?? ?? i(i ?????????? ??????????????????????, ???????????? ???????????? ??????)???? ?????????????? ?????????????????? ?? ?????????????? ?????????????????? ???????????????? ?????????????? ???????????????? ???????????? cogtbctctblii????, ?? ?????????? ?????????????? ??:(???????? ?????????????? ?????????? !pa;(l>З!Я Н;1, i(PОМЕ ГОГО ШЕС Гой ВЫХО 1 ПЕР ного регистра команд соединен со вторым вхо:I.ом первой cxcxii>i мол:!фикаци:i. э ° е

49а650

71 72 7З

78 7g И 81 82 ВВ 84 85 88

Рыг.5

C0CTBBIITLëü А. Лебедев

Тскрсл М. Семенов

Корректор М, Лейзерман

Рслактор Л. Тюрина

Типография, пр. Сапунова, 2

Заказ 363 10 Изл. № 2085 Тираж 679 11олписнос

ЦНИИПИ Госуларстгенного комитета Говета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская паб., л. 4 5