Устройство преобразования временных интервалов в двоичный код

Устройство преобразования временных интервалов в двоичный код

Иллюстрации

Показать все

Реферат

 

в. АТЕЙ j j 0., у jffggpgggg

6 исля ф -тфн Я а Д, (iI) 497725

6oes Йаетекик оциллиотичмкик

Республик

Ы АВТОРСТВО - -У СИИ ЕТЕ СХВ (61) Дополпитель»oe к авт. свид-ву

За >III." спо 08.00,72 121 ) 182623 (, . -2 1 (51) М, Ь;л. Н 031 13/17 с присоединением заявки ¹ (23) Приоритет

Оп бликовано 30.12.75. Бюллетень № 48

Го суда р ственный ком итет

Совета Министров СССР во делам изобретений и открытий (53) УДК 681.325(088.8) Дата опуоликования описания 11.03.76 (72) Авторы изобретения

Л. Б. Баран, М. В. Динович, A. А. Кобозев, A. A. Михайлишин и А. А. Морозов

Ордена Ленина институт кибернетики АН Украинскoi . ССР (71) Заявитель (54) УСТРОЙСТВО ПРЕОБРАЗОВАНИЯ

BPEMEHHbIX ИНТЕРВАЛОВ В ДВОИЧНЫЙ КОД

Изобретение относится к вычислительной технике и может использоваться при конструировании вычислительных машин и систем.

Известно устройство преобразования временных интервалов в двоичный код для процессора сбора, обработки и передачи многоканального потока информации, содержащее регистр адреса массива двоичных кодов, регистр адреса обработки, регистр конечного адреса обработки, схему сравнения, буферный регистр, счетчик и дешифратор, причем входы регистра адреса обработки, регистра адреса массива двоичных .кодов и регистра конечного адреса обработки соединены с шиной чтения и шиной импульсов записи процессора, а выход регистра адреса обработки соед|шен с первым входом схемы сравнения и входом процессора, выход регистра адреса массива двоичных кодов подключен к процессору, выход регистра конечного адреса обработки соединен с вторым входом схемы сравнения, выход которой соединен с входом процессора, первый вход буферного регистра подключен к шине импульсов записи, а его выход соединен с входом процессора, пина импульсов записи через счетчик и дешифратор соединена с входом процессора.

Недостатками известного устройства являются невысокая помехсзащищенность и невысокая достоверность регистрируемой информации.

Цель пзооретения — увеличение помехозащищенпости и повышение достоверности при5 нимаемой информации.

Для этого в устройство дополнительно введены блок скорости канала, блок дополнения до бита, блок остатка преобразования и блок временного интервала, причем первые их вхо1р ды ссед|и.ены с шиной чтения, а вторые — с шиной импульсов записи процессора, выход регистра скорости соединен с третьим входом регистра дополнения до бита, выход которого полк;почен к входу процсссора и к третьему

15 входу регистра временного интервала, выход которого соединен с вторым входом буферного регистра и входом процессора, выход регистра остатка соедIшен с входом процессора.

На .ертеже изображена структурная схема устройства преобразования временных интервалов в двоичный код.

Устройство состоит из регистра 1 адреса обработки, осуществляющего хранение очередного адреса массива временных меток канала, регистра 2 конечного адреса обработки, в котором хранится конечный адрес массива временных меток капала, преобразуемого в двоичный код, регистра 3 адреса массива двоичных кодов, фиксирующего адреса, по которым в процессор 4 осуществляется запись двоп.497725 ных кодов, полученных в процессе преобразования массива временных меток, схемы 5

cp;:ânñíèÿ, которая реализует функции сравн"пия на равенство, записанных в регистре 1 адреса обработки и регистре 2 конечного адреса обработки, блока 6 скорости канала, осуществляющего хранение кода длительности бита, определяющего скорость передачи данного канала, блока 7 остатка преобразования, в котором хранится значение («О» или «1») и код остатка предыдущего бита, блока 8 дополнения до бита, осуществляющего в процессе преобразования хранение кода дополнения до бита, блока 9 време ного интервала, в котором хранится состояние временного интервяла («О» или «1>), код длительности временного иптервала и з ачеппе бита («О» или

«!») полученного в процессе преобразования временных интервалов в двоичный код, буферного регистра 10, в котором до занесения в процессор 4 накапливаются двоичные коды, полученные в результате преобразования временных меток, счетчика 11, подсчитывающего число битов, записываемых в буферный регистр 10, дешифратора 12, фиксирующего момент заполнения буферного рe".ncòpn !О в процессе преобразования, кодовых шин 13, связывающих счетчик 11 с дешифратором 12, шины 14 выходной дешифратора 12, соединяющей его с процессором 4, шипы 15 выходной сх:::;", 5 сравнения, соединяющей ее с процессоре:a 4, nin»ra 16 импульсов записи процессора 4, соединяющей его с регистром 1 адреса обработки регистром 2 конечного адреса обработки, регистром 3 массива двои-п ых ко- З5 дов, блоком 6 скорости канала, блоком 7 остатка преобразования, блоком 8 дополнения до бита, блоком 9 временного интервала, буферным регистром 10 и счетчиком 11, адресных шин 17, связывающих регистр 1 адреса 40 обработки с входом процессора 4 и первым входом схемы 5 сравнения, выходных кодовых шин 18, связывающих выход регистра 2 конечного адреса обработки с вторым входом схемы 5 сравнения, адресных шин 19, которые 45 связывают регистр 3 адреса массива двоичных кодов с входом процессора 4, кодовых шин 20 чтения, по которым из процессора 4 осуществляется запись информации в регистр

1 адреса обработки, регистр 2 конечного ад- 5Ý реса обработки, регистр 3 массива двоичных кодов, блок 6 скорости канала, блок 7 остатка преобразования, блок 8 дополнения до бита и блок 9 временного интервала, кодовых шин

21, по которым двоичные коды, полученные в 55 результате преобразования и хранящиеся в буферном регистре 10, записываются в процессор 4, выходных кодовых шин 22, которые соединяют выход блока 6 скорости с входом блока 8 дополнения до бита, выходных кодо- бо зых шин 23, связывающих блок 8 дополнения до бита с входами блока 9 временного интервала и процессора 4, выходных кодовых шин

24, соединяющих блок 7 остатка преобразования с входом процессора 4, выходных кодо- 65 вых шин 25, которые соединяют выход блока

9 временного интервала с входами процессора

4 и буферного регистра 10.

Устройство работает следующим образом.

В процессоре 4 формируется массив временных меток, отображающий изменения состояний данного канала во времени. Массив представляет собой совокупность записей состояния канала в,сопровождении кода текущего времени. Устройство управления процессора 4 последовательно по шинам 16 импульсов записи вырабатывает сигналы, по которым по кодовым шинам 20 чтения переписывается информация, задающая режим работы, из процессора 4 в устройство. Затем в процессор 4 по адресным шинам 17 переписывается из регистра 1 адреса обработки код адреса, по которому устройство управления процессора 4 осуществляет чтение начальной ячей|ки массива временных меток, при этом в процессоре 4 получаем код первого момента изменения состояния канала (ti) и состояние канала («О» или «1»). По сигналу устройства управления .процессора 4, который поступает по шинам 16 импульсов записи, в блок 9 вре.. енного интервала из процессора 4 по кодовым шинам 20 чтения переписывается состояние канала, после чего на регистр 1 адреса обработки поступает сигнал из процессора 4 п формирует в нем,код адреса следующей я.ейки массива временных меток. Код нового адреса, по которому устройство управления процессора 4 осуществляет чтение следующей ячейки массива временных меток, поступает по адресным шинам 17 в процессор 4 и в нем получаем код времени второго момента изменения состояния канала (4) и состояние канала в этот момент. B процессоре 4 осуществляется вычисление кода длительности временного интервала, представляющего собой разность значений кодов моментов времени

4 и ti, Полученный результат по сигналу уст ройства управления процессора 4, поступающему по шинам 16 импульсов записи, переписывается в блок 9 временного интервала.

После этого в процессор 4 по выходным кодовым шинам 23 осуществляется перезапись кода дополнения до бита из блока 8 дополнения до бита и производится сравнение величин кодов длительности полученного временного интервала и дополнения до бита. Если при этом величина длительности временного интервала больше или равна величине дополнения до бита, то дальнейшая работа устройства осуществляется следующим образом.

В процессоре 4 производится вычисление разности значений временного интервала и дополнения до бита, полученное значение разности по сигналу устройства управления процессора 4, поступающему по шинам 16 записывается в блок 9 временного интервала, после чего в процессор 4 по выходным кодовым шинам 24 и 25 соответственно заносится код остатка из блока 7 остатка преобразования и код дополнения до бита из блока 8 до497725 полнения до бита. В процессоре 4 производится сравнение величины остатка и дополнения до бита. Если величина дополнения до бита меньше величины остатка, то устройство управления грсцессора 4 вырабатывает сигнал, поступаюп,ий по шинам 16 импульсов записи, по KDTopo .,!) В блоке 9 BpB)ëcHHÎ-;О пптсрВала формируется значение бита, после чего устройство упр:,аления проис:сс )а 4 вь;рабатыв!cò сигпаль, один пз которых устанавливает в «поль» блок 7 остатка преобразования, другой сигнал по шипе 16 импульсов записи гоступгет на блок 8 дополнения до бита и

ОсушестВляет по ВыхОдным кодОВым IIIHHBM

22 перепись В последний кода длительности бHTB нз блока . : скорост i, третий сигнал по шинам 16 осуществляет запись в первый разряд буферного регистра 10 из блока 9 временного интервала хранящегося в нем бита, полученного в результате преобразования временного интервала. Затем устройство управления процессора 4 вырабатывает сигнал, который осуществляет сдвиг па одш. разряд в буферном регистре 10 и увеличивает на единицу содержимое счет:.Нка 11. После этого снова осуществляется сравнение величин временного интервала и дополнения до бита. В случае, если величина временного интервала больше величины дополнения до бита, устройство осуществляет работу аналогично описанному до тех пор, пока вели :нна доно)licHIIH до бита не станет больше величины длительности временного интервала. Если при сравнении в процессоре 4 Вели:пн дополнения до бита и остатка преобразования, величина дополнения до бита оказывается больше величины Остатка, то устройство управления процессора 4 Вырабатывает по шинам 16 и iIIvJIbсов записи сигнал, который Осуществляет перепись состояния остатка из блока 7 остатка преобразования в блок 9 временного интервала, после чего работа устройства продол)кается как и в предыдущем случае.

Если при сравнении кодов длительности временного интервала и кода дополнения до бита величина длительности будет меньше величины дополнения до бита, то в процессор

4 по выходным кодовым шипам 24 из блока

7 остатка преобразования переписывается код остатка и производится перепись состояний остатка из блока 7 остатка преобразования и временного интервала нз блока 9 временного интервала. Если состояния остатка и временного интервала совпадают, в процессоре 4 происходит сложение величин остатка и длительности временного интервала. Результат сложения по сигналу устройства управления процессора 4, вырабатываемому по шинам 16 импульсов записи, переписывается в блок 7 остатка преобразования. После этого в процессор 4 по кодовым шинам 23 из блока

8 дополнения до бита переписывается код дополнения до бита и производится вычисление разности значений дополнения до бита и временного интервала. Полученный результат пе5

2)0

3J

35)

rj fj

5 )

55 реписывается в блок 8 дополнения до бита.

Если состояние остатка и временного интервала не совпадают и при этом величина остатка больше или равна длительности временного интервала, то в процессоре 4 происходит вычитание длительности временного интервала .з Вс-,нчгн ы остатка, а в дальнейшем работа устройства происходит как и в предыдущем

„, o Bc. Голи состояния с та гка Ii В.)< мс;Il,Ого

I интервала не совпадают и прп этом величина остатка меньше величины длительности временного интервала, то из величины длительности временного интервала вычитается величина остатка. Дальнейшая работа устройства происходит как и в предыдущих с,лучаях за нскгпоченисм того, что в гмо:ае;I"ò -перепнси из процессора 4 в блок 7 остатка пз блока 9 времен 1ого интервала в этот же блок перепись.вается состояние временного интервала.

Следующий цикл работы устройства происходит аналогично описанному.

Двои.ные разряды, полу енные в результате последовательных преобразований временHhlx интервалов, накапливаются в буферном регистре, однсзремснно с::стчпк 11 осущестB)HcT iIo)cHcT ко IH ества б-IToB, HocT) пающих в буферный регистр 10 1 в момент, когда колпчество принятых в буферный регистр 10 битов будет .равно коли еству разрядов ячеек

lIpollcccol а 4, дсшпфрато;) 12 по шипе 27 Вы1

: Олпой ДСШН, Н)ато;)а ВЫРПОатмнаЕт СИГННЛ В

ii;,)авленпя I)poilcccopB 4, пО KQTQрому в конце Очередного UIIK I2 работы согласно кода адреса, за:псанного в регистре 3 адреса массива двоичных разрядов, в массив двоичных разрядоз процессор".. -1 ii; бх",,)срноi го регистра 10 переписываются коды, полученнь е в процессе преобг.".зсBBHiisi. Далее vcTронство управления прсцессора 4 Вырабатывает сигнал, увели HBaionlH! содержимое регистра 3 адреса массива двоп-1ных кодов на единицу, после чего начинается очередной цикл преобразования. Прсцесс грсобразовапия продолжается до тех пор пока схема 5 сравнения не зафиксирует равенство кодов, записанных в регистре 1 адреса сбработк и регистре 2 ко: ечного адреса обработки. Б этом случае схема 5 срBBIIcHèÿ пс шине 15

Bûõoäíoé схемы сраг;не IIIH посыласг в устройство управления процессора 4 с..:гнал, по которому в конце очерссдного цикла работы устройства преобразования вре.lLннь|х интервалов в двоичные коды устройство lipBB;lcпия процессора 4 по кодовым шинам 23 и 24 осуществляет запись в процессор 4 кодов дополнения до бита из блока 8 дополнe",ièÿ до бита, кода и состояния остатка из б,н ка 7 остатка преобразования, которые буд.т нспользованы при последующих преобразованиях массива временных метек даш;ого ка.1ала.

Предмет изобретения

Устройство преобразования временных интервалов в двоичный код для процессора сбора, обработки и передачи многоканального

497725

1 ! ,..и! ь

) Составитель Н. Баринова

Техред E. Митрофанова

Редактор В. Булдаков

Корректор Н Аук

Заказ 351/18

Изд. ¹ 209!

Тираж 902

Подписное

Типография, пр. Сапунова, 2 потока информации, содержащее регистр адреса массива д воичных кодов, регистр адреса обработки, регистр конечного адреса обработки, схему сравнения, буферный регистр, счетчик и дешифратор, причем входы регистра адреса обработки, регистра адреса массива двоичных кодов и регистра конечного адреса обработки соединены с шиной чтения и шиной импульсов записи процессора, а выход pàãèстра адреса обработки соединен с первым входом схемы сравнения и входом процессора, выход регистра адреса массива двоичных кодов подключен к процессору, выход регистра конечного адреса обработки соединен с вторым входом схемы сравнения, выход которой соединен с входом процессора, первый вход буферного регистра подключен к шине импульсов записи, а его выход соединен с входом процессора, шина импульсов записи через счетчик и дешифратор соединена с входом процессора, отл ич а ющееся тем, что, с целью увеличения помехозащищенности и повышения достоверности принимаемой информации, в него дополнительно введены блок скорости канала, блок дополнения до бита, блок остатка преобразования и блок временного интервала, причем псрвые их входы сое1р динены с шиной чтения, а вторые — с шиной импульсов записи процессора, выход регистра скорости соединен с третьим входом регистра дсполнения до бита, выход которого подключен к входу процессора и третьему входу ре15 гистра временного интервала, выход которого соединен с вторым входом буферного регистра и входом процессора, выход регистра остатка соединен с входом процессора.