Устройство синхронизации по циклам

Устройство синхронизации по циклам

Иллюстрации

Показать все

Реферат

 

I ! тих.т с! и г.. :аа и ю3!к!а Мат е» м,;г :

Са>о". Советских

Со ц!! 3 л н ". т i< i е с к и х

Р:;:сгтблик опи&Aний «@9вт" !

ИЗОБРЕТЕНИЯ к авто! скомж свидвтвттьствю.<<г - . фут .. (61) Дополнительное к авт. свид-ву— (22) Заявлено 02.04.73 (21) 1904221/26-9 (51) 1.1хг!.-" Н 04 L 7/08 с присоединением заявки— (23) Приоритет— (45) Опубликовано 05.01.76. Бюллетень М (45) Дата опубликования описания 12.08.76

Государственный комитет

Совета Министров СССР (58) УД1; 6Р т 9а 66 > .2 (088.8) т!о дедам игобретений и открытий (72) Автои изобретения

И. Ф. Хомич (71) Заявители

Пензенский завод-втуз при заводе ВЗМ и филиал Пензенского политехнического гп!ститута (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ 1!О ЦИКЛАМ

Изобрете!! !е относится к телеграфной связи, может быть использовано для си!гхропизацин но циклам аппаратуры:передачи двоичной информации, применяющей блочные корректнрук шие коды или маркерпые разделительные сигналы.

Иззестl(o устройство сипхро!!изацпн liO циклам, содержащее накопитель с дешифратором, вь!ход которого подключен через последователыю соединен!!ые первую схему «И», счетчик псла ошибок, триггер и вторую схему «И» ко входу распределителя, управляемого ге!!ератором тактовых импульсов.

Цель изобретения — ускорение вхождения в синхронизм при сохранении высокой помехоустойчивости. Предлагаемое устройство отличается тем, что между выходом дешифратора и одним пз входов второй схемы «И» введены последовательно соединенные дополнительная схема

«И», счетчик числа совпадений и блок памяти синхронного положения, например, подклно ченный ко второму входу дополнительной схемы «И» делитель частоты, управляе тый генератором та!<товых импульсов, причем выход распределите.!я подключен ко второму входу первой схемы «И».

Ка чертеже приведена блок-схема устройства.

Устройство содержит накопитель принятых з.".оков 1 . дешпфратооом 2, первую схр. ió «И»

8, счетчик числ!! ош!!Оок -1, триггер 5 с разд льпымп цепямп управле:!пя, вторую схему

«И.> б, счетчик числа совпадений 7, схему «И»

8, блок памяти синхронного положения 9, ге-! юра-.ор тактовых импульсов 10 и распредел!!тель 11.

Устройство работает следуюшпм образом.

Н". и, неме двопч и ая информ ацпя, за кодп-ова !пая блочными и, k кодам; (ил;! с марI< рпь!мп сигналами представляют!тпх!!! сооой некоторую фиксироваш!ую комбипацгно), поступаст па накопитель 1 с дешифратором 2, на выходе которого появляются с;!гпалы «1» при неудовлетворении закону построения кода (нли маркеров) в принятой информации на соответствующем сдвиге (1 =. j n) накопителя.

Через схему «И» 3 этн сигналы, соответствующие j òîé фазе распределителя в режиме захвата (удержания), подсчитываются счетчиком числа ошибок 4 и при достижен *» опр еленного порога срабатывания, например появлении серии l сигналов ошибок, по цеп>! управления переключают триггер 5 в состояние, когда левое плечо триггера имеет высокий потенциал «1». В результате разрешается прохождение импульсов через с ему «И» 6 н закрывается вход на счетчик числа ошибок че. рез схему «И» >. Одновреме!!по со счетчиком

498752

Формул а изобретения

Составитель Н. Герасимова

Корректор В. Гутман

Текред М. Семенов

Редактоз Б. Федотов

Подписное

Заказ 713/908 Изд. № 181 Тираж 864

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений п открытий

Москва, >К-35, Раушекаи иаб,, д. 115

Тип. Харьк. Фил. пред. «Патент» числа ошибок работает счетчик числа совпадени11 7, на вход которого через схему «И» 8 поступают сигналы с дешифратора 2. При этом фазовое положение анализируемых сигналов задается блоком, памяти синхронного положения 9. 5

При отсутствиями определенного числа совпадений (т. е. нулей) с дешифратора 2 счетчик, например серии r нулей, смещает фазу блока памяти 9 на один такт тактовой частоты, поступающей с генератора тактовых импульсов 10. В результате поиск синхронного положения происходит на следующей позиции кодовой последовательности.

При выделении серии r нулей блок памяти синхронного положения 9 через схему «И» б (при условии, что триггер 5 сработал) фазирует распределитель ll, который может быть выполнен как регистр сдвига, замкнутый в кольцо с циркулирующей в нем одной единицей. Распределитель выдает сигналы син- 20 хронизации по циклам, которые переводят триггер 5 в исходное состояние.

Для работы предлагаемого устройства порог срабатывания счетчиков следует выбирать исходя из условия l=n r, чтобы за время обпаружения сбоя счетчиком числа ошибок 4 с помощью счетчика числа совпадений 7 было определено синхронное положение.

Устройство синхронизации по циклам, содержащее накопитель с дешифратором, выход которого подключен через последовательно соединенные первую схему «И», счетчик числа ошибок, триггер и вторую схему «И» ко вхогу распределителя, у правляемого генератором тактовых импульсов, о т л и ч а ю щ е е с я тем, что, с целью ускорения вхождения в синхропизм при сохранении высокой помехоустойчивости, между выходом дешифратора и одним из входов второй схемы «И» введены последовательно соединенные дополнительная схема «И», счетчик числа совпадений и блок памяти синхронного положения, например подключенный ко второму входу дополнительной схемы «И» делитель частоты, управляемый генератором тактовых импульсов, причем выход распределителя подключен ко второму входу первой схемы «И».