Устройство для квазисинхронного ввода двоичных сигналов

Устройство для квазисинхронного ввода двоичных сигналов

Иллюстрации

Показать все

Реферат

 

.

О П И С А Н И Е (») 503369

ИЗОБРЕТЕНИЯ

С(ноз Советских

Соцналистнческнх

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 30.07.73 (21) 1954199/26-9 с присоединением заявки ¹ (23) Приоритет

Опубликовано 15.02.76. Бюллетень № 6

Дата опубликования описания 26.04.76 (51) М. Кл. Н 041 3/06

Н 041 25/30

Государственный комитет

Совета Министров СССР (53) УДК 621.394.662 (088.8) па делам изобретений н открытий (72) Авторы изобретения

Ф. К. Сергиенко, П. А. Триодин, Б. П. Крысин, В. Н. Солдатов и В. К. Георгиев (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КВАЗИСИНХРОННОГО ВВОДА

ДВОИЧНЫХ СИГНАЛОВ

Изобретение относится к технике передачи двоичной информации и может использоваться при конструировании устройств сопряжения независимых источников двоичной информации с групповым трактом канала связи.

Известно устройство для квазисинхронного ввода двоичных сигналов, содержащее на входе блок формирования тактовых частот и регенерации, один выход которого соединен с информационным входом блока памяти, а два других выхода через распределители записи и считывания подключены к входам управления блока памяти и к входам блока сравнения скоростей соответственно, Однако из-за того, что в импульсный сигнал источника информации на передаче вводятся дополнительные служебные сигналы, что требует увеличения скорости передачи в канале связи по сравнению со скоростью источника информации, не вся пропускная способность канала связи используется для передачи информации.

С целью повышения пропускной способности канала связи в предлагаемое устройство введены элементы «ИЛИ» и анализатор отсутствия сигнала, вход которого соединен с входом блока формирования тактовых частот и регенерации, а выход через элементы «ИЛИ» подключен к входам установки начальной фазы распределителей записи и считывания, причем к вторым входам элементов «ИЛИ» подключены соответствующие выходы блока сравнения скоростей.

На чертеже приведена структурная электрическая схема устройства.

Устройство для квазисинхронного ввода двоичных сигналов содержит блок 1 формирования тактовых частот и регенерации, один выход которого соединен с информационным

10 входом блока 2 памяти, а два других выхода через распределитель 3 записи и распределитель 4 считывания подключены одновременно к входам управления блока 2 памяти и к входам блока 5 сравнения скоростей соот15 ветственно, анализатор 6 отсутствия сигнала, вход которого соединен с входом блока 1, являющимся входом устройства, а выход через элементы «ИЛИ» 7, 8 подключен к входам установки начальной фазы распределителей 3, 20 4, причем к вторым входам элементов «ИЛИ»

7, 8 подключены соответствующие выходы блока 5 сравнения скростей, выход блока 2 памяти является выходом устройства.

Устройство работает следующим образом.

25 Информационный двоичный сигнал с входа устройства поступает на блок 1 формирования тактовых частот и регенерации и анализатор 6 отсутствия сигнала. В блоке 1 регенерируются двоичные информационные сиг30 налы; регенерированная информационная по503369 следовательность поступает для записи на информационный вход блока 2 памяти, содержащий Х элементов памяти.

Управление записью информации в элементы памяти блока 2 осуществляется с помощью распределителя 3 записи, работающего с информационной тактовой частотой FIIEItfl> сигнал которой формируется в блоке 1 и поступает на вход распределителя 3. Записанная информационная последовательность считывается с соответствующих элементов памяти блока 2 с помощью распределителя 4 считывания с тактовой частотой F, соответствующей тактовой частоте канала связи. Сигнал тактовой частоты F также формируется в блоке 1 и поступает на вход распределителя 4.

С выхода блока 2 считанная информация поступает на выход устройства.

В анализаторе б формируется импульсный сигнал при отсутствии или пропадании информационного сигнала на входе устройства.

Выработанный анализатором б импульсный сигнал через элементы «ИЛИ» 7, 8 поступает на входы установки начальной фазы распределителей 3, 4, при этом производится автоматическое фазирование распределителей 3, 4 так, что интервал между моментами записи и считывания составляет величину в - /z тактов, Так как Firn@ Ф Р,,„„то происходит относительное сближение моментов записи и считывания информационных сигналов в каждом элементе памяти блока 2. При сближении импульсов записи и считывания на интервал времени, меньший половины периода тактовой частоты, блок 5 сравнения скоростей записи и считывания выдает импульс, который с его выходов через элементы «ИЛИ» 7, 8 поступит на входы распределителей 3, 4 и произведет их начальное фазирование. Последнее приводит к «асинхронному сбою».

Отстутствие в устройстве анализатора информационного сигнала обеспечивает начальное фазирование распределителей 3, 4 при каждой новой коммутации источника информации, что дает возможность значительного увеличения временного интервала между

«асинхронными сбоями», поскольку каждая новая коммутация источника информации на входе канала сопровождается фазированием распределителей 3, 4, осуществляющим максимальный временной разнос импульсов записи и считывания информации.

Таким образом, устройство обеспечивает ввод двоичной информации при отсутствии

«асинхронных сбоев».

Формула изобретения

Устройство для квазисинхронного ввода двоичных сигналов, содержащее на входе блок формирования тактовых частот и регенерации, один выход которого соединен с информационным входом блока памяти, а два других выхода через распределители записи и считывания подключены к входам управления блока памяти и к входам блока сравнения скоростей соответственно, о т л и ч а ющ е е с я тем, что, с целью повышения пропускной способности канала связи, введены элементы «ИЛИ» и анализатор отсутствия сигнала, вход которого соединен с входом блока формирования тактовых частот и регенерации, а выход через элементы «ИЛИ» подключен к входам установки начальной фазы распределителей записи и считывания, причем к вторым входам элементов «ИЛИ» подключены соответствующие выходы блока сравнения скоростей.

503369

Bg isa

Составитель Г. Теплова

Техред А. Камышникова

Редактор T. Янова

Корректор О. Тюрина

Типография, пр, Сапунова, 2

Заказ 840/16 Изд. № 1121 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, jK-35, Раушская наб., д. 4/5