Устройство для деления п-разрядного двоичного кода на три

Устройство для деления п-разрядного двоичного кода на три

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИ Е

ИЗОБРЕТЕН ИЯ

Союз Советским

Социалистииеских

Республик (> 506853

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6!) Дополнительное к авт. свид-ву— (22) Заявлено 11.03.74 (21) 2004416/18-24 с присоединением заявки №вЂ” (23) Приоритет—

Опубликовано 15.03.76. Бюллетень № 10 (51) Я. Кл. 6 061 7/52

Гооударотееииый комитет

Соввтв Мииистров СССР по делам изобретекий и открытий (53) УДК 681.325.5 (088.8) Дата опубликования описания 22.12.76 (72) Авторы изобретения

H. М. Шагиев, Е. С. Иванов, В. Г, Чулошников и 1О. А. Иванов

Всесоюзный научно-исследовательский институт методики и техники разведки

1 (71) Заявитель т ,1 л (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ п-РАЗРЯДНОГО ДВОИЧНОГО КОДА НА TPH

Изобретение относится к области вычислительной техники и может быть использовано, в частности, в целях формирования адресов оперативных запоминающих устройств, а также в специализированных вычислительных устройствах статистической обработки информации, Известны устройства, содержащие регистры делимого, дешифраторы и логические блоки, с помощью которых может быть выполнена операция деления, но такие устройства сложны и не обладают достаточным быстродействиемм.

Для упрощения предлагаемого устройства и повышения его быстродействия в нем выходы разрядов i-ой группы разрядов регистра делимого соединены с входами i-го деIl шифратора (где 1 т, — ), выходы которо2 го соединены с входами i-го логического блока, выходы переносов i-го логического блока соединены с входами (i — 1)-го логического блока, выходы переносов первого логического блока соединены с выходными шинами разрядов остатка, выходы разрядов частного логических блоков подключены к выходным шинам частного.

На чертеже представлена блок-схема опи2 сываемого устройства для деления и-разрядного кода на три.

Устройство содержит регистр 1 делимого, разряды которого разделены на группы 2ь

5 2; ...., 2„, по два разряда в каждой группе, дешифраторы Зь..., 3,-,..., 3„, логические блоки 4ь..., 4,,, 4„1е, выходные шины 5 разрядов остатка, выходные шины 6 частного.

10 Принцип действия работы устройства деления и-разрядного двоичного кода числа на три состоит в том, что и-разрядный двоичный код числа, записанный в регистр 1 делимого, одновременно со всех групп 2ь..., 2т,..., 2

15 подается на — однотипных двухвходовых двоЛ

2 ичных дешифраторов 3ь..., 3... 3„,2, выходы которых, исключая нулевые, соединены параллельно с входами соответствующих

20 однотипных логических блоков 4ь..., 4;, ..., ..., 4,„е. Каждый логический блок 4, по сигналам с дешифратора 3, и сигналам переносов с логического блока 4; формирует

I и д е; разряды частного и сигналы пе25 реносов для логического блока 4, Целая часть частного получается на выходных шинах 6 частного, подключенных к выходам разрядов частного логических блоков 4ь..., 4,,..., 4„;, а остаток от деления, необходи30 мый для дальнейшего использования, полу506853

Таблица !

Значение разрядов частичных частных прн ! соответствующих комбинациях на выходе дешифра-! тора

С :(Ж

С2, =!" о

cO col

-о

Я :, Я Й о -.:

Группы разрядов делимого! !

Ь, 9з й!! !!

Ф!:, с70, cl !!

Cfg !

Ч5

0 О ! О (! 1!

10! О!

О j

1 о

О О а, b, c„

О 1

l О

d7d6

10! 01!! !!

10! 01

О О

0

1 !

О

1 !

О

0 !

0 О

1 О

0 аз

77З сз

О О ! О

О 1

772 (72

Cs о о

| а!

b, с, 1000000,00

101,01

1000101,01

Таблица 2!

d7 ao . г(5 (! 4 3

1! а2 7(!; !10 !

2- 2

22 2! 2о

2 26!

2З

О О

О !

1 !

Таблица 3

Одно ча- 00 01 10 00 00 01 10 Ol j, 10 стное !!

10, 10!

01 . О! ! !

Др1гое частное

00 00 00 01 10 !! !

С.умма i (!О О! j lO 01 10 j 10 00" ОО 01" ! !

Примечание: коду 00 в !побой паре сгруппированных нулю. чается на выходных шинах 5 разрядов остатка, подключенных к выходам переносов логического блока 4!. Результат деления сохраняется на выходных шинах частного и остатка до тех пор, пока в регистре делимого сохраняется код числа.

Для простоты более подробно рассмотрим принцип работы устройства для восьмиразрядного кода (см. табл. 1), Пусть, например, необходимо произвести деление двоичного кода числа 211 на 3 с точностью до двух разрядов после запятой. В десятичном виде:

211:3 =70

Делимое в двоичном коде, разделенное на группы по два разряда, начиная с младших разрядов, имеет вид (см. табл. 2): разрядов соответствует частичное частное, равное

Для кода 1! старшей пары разрядов делимого d7do из таблицы 1 находим значение частичного частного 1000000,00. Для кода 01

3О пары dgd4 значение частичного частного будет 101,01, а для кода 11 младшей пары

dido — 1,00

Попарно суммируя частичные частные, находим результат деления восьмиразрядно3б го двоичного кода числа на три, представленный также в двоичном коде:

1000101,01

1,00

1000110,01

Ввиду того, что разряды дробной части частичного частного имеют веса, кратные !/з, к ним не применимо правило суммирования двоичных чисел, справедливое, однако, для бо целых частей. Поэтому при суммировании пар слагаемых дробной части необходимо воспользоваться правилом суммирования и формирования переносов (см. табл. 3).

"" — в таблице помечены случаи, когда имеет место перенос в младший разряд суммы целых частей чисел при попарном суммировании «дробных частей» частичных частных.

На основе данных табл, 1 и приведенного примера можно записать логические функции для нахождения значений двух разрядов частного следующим образом:

92i — 1 Р2! — 1+ P2i — 2(а„+ 11; ) (1) д21-2 Р2 — 2a,b,+ Р2(1(b + c )+

+Р 2 — 2а;, (2) а логические функции, с помощью которых находятся значения переносов Р, в виде:

Р 2;, =- Р и 1 c; b; + P 2i 1 Р 2(2 b;+

+ Р 2i- ((> (3) .4 P (i. 10, + Р2(° Р21-2c;+

+ Р2(— bc (4)

При этом для синтеза логического блока достаточно воспользоваться выражениями (1) — (4). На варианты построения дешифратора и регистра не налагается никаких ограничений.

Таким образом, устройство деления п-рази рядного кода на три состоит из — однотип2 ных схем, каждая из которых содержит:

1) двухразрядный регистр делимого;

2) двоичный дешифратор на два входа и три выхода;

506853

3) логический блок, работающий в соответствии с выражениями (1) — (4).

Предлагаемое устройство в отличие от известного содержит меньшее число элементов, так как в нем отсутствуют сдвиговый регистр частного, схема синхронизации, память выборок и счетчик циклов, а также вместо сдвигового регистра делимого используется более простой по построению статический ре10 гистр делимого. Время выполнения операции деления в предлагаемом устройстве определяется только быстродействием элементов, применяемых в устройстве.

Формула изобретения

Устройство для деления и-разрядного двоичного кода на три, содержащее регистр делимого, разряды которого разделены на группы по два разряда в каждой группе, дешифраторы и однотипные логические блоки, оглачающееся тем, что, с целью упрощения устройства и повышения его быстродействия, выходы разрядов i-ой группы разрядов регистра делимого соединены с ьходами i-ro

П дешифратора (где 1(i — ), выходы кото ) рого соединены с входами i-ro логического блока, выходы переносов i-го логического

30 блока соединены с входами (i — 1)-ro логического блока, выходы переносов первого логического блока соединены с выходными шинами разрядов остатка, выходы разрядов частного логических блоков подключены к вы35 ходным шинам частного.

506853

Составитель 3. Шульпина

Редактор С. Хейфиц Техред Т, Колесова Корректор О. Тюрина

Заказ 4907 Изд. ¹ 1192 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

МОТ, Загорский филиал