Устройство для деления

Устройство для деления

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗО6РЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

5I2468

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву— (22) Заявлено 23.05.74 (21) 2026190/18-24 (51) Ч. Кл. 6 06 F 7/39 с присоединением заявки №вЂ”

Государственный комитет

Совета Министров СССР по лвпаи изобретений н открытий (23) Приоритет— (43) Опубликовано 30.04.76. Бюллетень № 16 (45) Дата опубликования описания 17.09.7G (53) УДК 681.3 (088.8) (72) А вторы изобретения

М. Г. Зискин и А. Н. Чистяков (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

Изобретение относится к области вычислительной техники и может быть применено в цифровых измерительных приборах.

Известно устройство для деления, содер>кащее счетчик целого результата; элементы

«И», «ИЛИ», регистр делимого, первый выход которого соединен с блоком зыязле гия нулевого состояния регистра делимого; регистр дел ителя, выход которого через блок определения нулевого состояния регистра делителя и буферного регистра, триггер реверса соединен с первым входом буферного регистра и первым входом регистра делителя, второй вход .которого соединен со входом устройства и со вторым входом буферного регистра, выход которого соединен с соответствующим входом блока определения нулевого состояния регистра делителя,и буферно"0 регистра.

Цель изобретения — увеличение точности и получение любого необходимого знака в дробной части целого.

Для этого в устройство введены счетчик дрооного результата, делитель, триггер управления, регистр па мяти и блок сравнения, первый вход которого соединен с регистром памяти, второй вход — со входом триггера реверса и с первыми входами первого и BTQрого элементов «И», выходы которых соответственно соединены со счетчиками дробного,и целого результатов; вторые входы первого и .второго элементав «И» соединены с лерзым и вторым .выходами триггера управления и с первыми зходами третьего и четвертого элементов «И», вторые входbl которых соединены со входом устройства, выход третьего элемента «И» соединен с входом делителя, выход которого соединен с первым входом элемента «ИЛИ», второй вход которого соединен с выходом четвертого элемента «II», выход которого соединен с входом регистра делимого. второй выход которого соединен с третьим входом блока сравнения, выход которого соединен с первым входом триггера управления, второй вход которого соединен с шиной начальной установки триггера управления.

На чертеже изооражена схема устройст20 за, содержащая б 10K (определения) !»s.çления нулевого состояния регистра 2 делимого, блок 8 сразнення, регистр 1 памят:!, регистр 5 делителя, элемент «ИЛ11» G, делитель 7, триггер 8 управлеиия, элемент «И» 9, элемент «И» 10, олок 11 определения:- улсвого состояния регистра делителя и оуферного регистра, буферный регистр 12, вход 13 устройства, триггер 14 реверса, элемент «И»

1>, элемент «И» 16, счетчик 17 дрооного результата, счетчик 18 целого результата, вход

512468

19 <<Зяпуск>> начальной установки триггера у>правления.

Работа устройства происходит следующим образо.м.

Перед началом цикла вычисления в регистр 2 делимого записывается дел имое, в регистр 4 памяти и в регистр 5 делителя— делитель, буферный регистр 12 приводится в нулевое:состояние.

СигHB I iHB Bxo>e 19 «Запуск» gcTBHBBJIH- 10 вает триггер 8 в такое состояние, при котором элемент «И» 10 подготовлен для пропускания импульсов с входа 18 устройства, а элемент «И» 9 закрыт для пропускания этих импульсов. Т р1иггер 14 реверса находится в состоянии, 11<ото1рое включает в регистре 5 делителя вычитающий вход, а в буферном регистре 12 суммирующий вход.

Импульсы, поступаю1цие на вход 18, поступают на,вычитание в регистр 5 делителя, на суммирование в буферный репистр 12; на вход элемента «И» 10 и через элемент «ИЛИ» б на вычитание в регистр 2 делимого.

После того, как блок 11 обнаружит, нулевое состояние регистра 5 делителя, он выдает 26 импульс, который изменит состояние триггера 14 .реверса, поступит на разрешающий вход блока 8 сравнения (кодов), поступит на вход элемента «И» Iб.

После этого момента регистр 5 делителя ЗО начнет работать на суммирование, буферный регистр 12 — на вычитание.

Блок 8 сравнен ия производит сравнение кодов ретистра 4 памяти (делителя) и регистра 2 дели1мого, Блок 8 сравнения выдает 66 на выход сигнал только в том случае, если число в репистре 4 лах!яти больше числа в регистре 2 делимого и на выходе блока 11 присутствует импульс.

В противном случае на его выходе сигнал 4О

1е появляется т. е. до тех пор, пока,не определена целочисленная часть частного, блок 8 сравнения не,срабатывает.

На вход счетчика 18 целого результата через элемент «И» lб поступит импульс, по- 46 сколь!<уна,второй вход этого элемента «И»поступает разрешающий сигнал с выхода триггера 8 управления. Запрещающий сигнал указа:!ного триггера запирает элемент «И» 15. Таким образом,,делимое уменьшается на величину делителя. Затем по мере поступления импульсов .на вход логический блок обнаружит обнулен1ие буферного регистра 12. Импульс с:выхода блока 11 повторит уже описанный путь, после чего делимое в регистре

2 вновь уменьшится на величину делителя.

Этот |процесс будет продолжаться столько раз, сколько раз делитель целиком уложится в делимом. Это количество определит целочисленную часть частного.

Когда число в регистре 2 делимого впервые окажется мвньше, чем число в регистре

4 памяти, а на выходе блока 11:появится очередной импульс, блок 8 сравнения выдает импульс, который изменяет состояние триггера 66 где t — ".perÿ заполнения счетчика 17;

К вЂ” коэффициент деления делителя 7;

N — делимое (число, записа<нное в регистре делимого 2);

У, — целая часть частного, записанная в,счетчике 18; — период следования импульсов на входе устройства 18.

За это время на входе счетчика 17 появится число импульсоз и ° t„(N — N„) t

t„ N, t „N

К (N — N„) Nä где Na — делитель (число, записанное з регистрах 4, 5).

Из формулы II видно, что увеличивая К. можно добиться любой необходимой точности частного.

П р,и м е р. Пусть делимое 20, делитель 6; пеобходи>мо получить частное с точностью до двух знаков после запятой.

Выбираем К = 100.

После запуска устройства по <входу 19 «Запуск» на выходе логического бло1ка 11 появится три импульса, которые через открытый элемент «И» lб поступят на счетчик 18 целого результата.

После появления третьего импульса блок

8 сравнвния выдает сигнал, поскольку к этому моменту в регистре 2 делимого записано число 2, а в регистре памяти 4 — число б; триггер 8 изменяет свое состояние.

8 управления, после чего элемент «И» 10 и элемент «И» lб закрыты для,прохождения импульсов, а элемент «И» 9 и элемент «И» 15 подготовлены для пропускания соответствующих сигналов.

Теперь импульсы с входа 18 устройства через элемент «И» 9 поступают на .входделителя 7, поэтому на вход репистра 2 делимого поступают импульсы, частота которых в К раз з!еньше, чем

Далее. процесс продолжается таким же oGразом, как описано выше, за исключением того, что импульсы с выхода îчоI

I1 p o o I >K B T b c s go т е х i I o p, п о к а 11e с р а бо т а е т блок 1 выявления нулевого состояния регистра делимого.

Рассмотрим, ка1кое число окажется в счетчике дробного результата по окончании операции деления.

Время, в течение которого счетчик 17 будет заполняться импульсами, равно:

512468.В соответствии с формулой II 3 ":e-.- i.:: !7 дробного результата постуB!IT I,ð -....-ло импульсов, а именно:

A - (N — N ) 100(20 — 18)

Таким образом, част Ioe определится к2к показания обоих счетчиков, отделенные запятой, а .именно 3,33.

3а это время через вход устройства поступит 33 х б = 198 импульсов, т. е. после поступления еще двух импульсов, .которые уже не влияют на полученный результат, блок зарегистрирует нулевое состояние регистра 2 и выдаст сигнал на Окончание деления:

Задавшись К = 1000, можно полу-нить трн з.на,ка после запятой и т. д.

Формула изобретения

Устройство для деления, содержащ г ".÷åòчик целого результата, элгменты «И», «ИЛИ». регистр делимого, первый .выход которого соединен с блоком выявления нулевого состояния репистра де,тимого, регистр делителя, зь1ход которого через блок определения нулевого состояния регистра делителя и буферного регистра и триггер реверса соединг>н = первым входом буферного регистра и пгр-;3..;l входом рг-,истра делителя, второй Bход которогo оед«нен со зходом у-TpoIIOTB2 и со вторым входом буферного регистра, выход которого соед:Iнгн с соотЗгтствующим входом Олокз Опр

5 делмия нулгво"o состояния регистра делителя и буферного рег I=Tpa, о т л 11 ч а ю щ ее с я тгм. что, с целью повышения точности устройства, s Hc."0 введены с-1стчик дробного рез льтат2, делитель, три-.ггр управлен11я, Ос<-.:1ОTp

10 памяти и блок сравнения, iepBb:й вход 1-<оторого соед:гне:-1 с регистром памяти, BTopoé вход соединен со входом триггера реверса .. с перзыми входами первого и второго элемента

«И» выходы которых."ooTB. T;TBP!I!Io соединены

"o счетчиками дробного и целого результа-.o:, вторь.е БхОды первого и второго элементов «И»

:0гдинены - первым и вторым выходами триггера упразлг:1:IB и с первыми входамн третье-.о и чгтзгpTO. 0 элем BHT03 <<1 I>>, BTopblo входы к020 торых согдинены с входом устройст<за, зыход третьего элемента «И» соединен с входом делителя, выход которо"o соедине;1 с первым зхоэлемгнта «1тЛИ», второ11 вход которого

"огдп11гн -. выходом

Составитель Э. Сечина

Текред А. Камышникова

Редактор А. Купрякова

Корректор В. Гутман

Заказ 833/1067 Изд. М 1543 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж,-35, Раушская наб., д. 4/5

Тип. Харьк. фил. пред. «Патент»