Устройство для моделирования нейрона

Устройство для моделирования нейрона

Иллюстрации

Показать все

Реферат

 

1=,ОЮЭт" + ., „,.;; . г тА%,, л бибп"" <н " — -

C i 1 5I 2479

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Реслублик (61) Дополнительное к авт. свид-ву (22) Заявлено 25.06.74 (21) 2037967/18-24 (51) М. Кл. - G 06G 7/60 с присоединением заявки ..х"

Государственный иомнте.

Совета Мнннстрон СССР по делан изобретений н открытнй (23) Приоритет

Опубликовано 30.04.76. Бюллетень № 16

Дата опубликования описания 11.0б.7б (53) УДК 681.333(088.8) (72) Автор изобретения

В. Г. Пак

Ростовский ордена Трудового Красного Знамени государственный университет (71) Заявитель (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ НЕЙРОНА

Изобретение относится к устройствам для моделирования элементов нервной системы и может быть использован в системах управления и устройствах распознавания образов, в частности в системах с переменной структурой.

Известно устройство для моделирования нейрона, содержащее синаптические ключи на входе и сумматор, выходы которого через последовательно соединенные блок сравнения, блок преобразования напряжения в частоту и формирователь выходных импульсов соединен с первым выходом устройства, вход частотного детектора подключен к выходу блока преобразования напряжения в частоту, а его выход соединен с вторым входом указанного блока и через интегратор — с входом блока сравнения, выход которого через формирователь управляющего сигнала соединен с вторым выходом устройства.

Недостатком этой модели является неизменное значение постоянной времени цепей адаптации по входному сигналу в зависимости от интенсивности входного сигнала и невозможность управления параметром и характеристикой адаптации.

С целью увеличения точности моделирования устройство содержит блок управления IIQрогом, к входам которого подключены выходы сумматора и второго интегратора, а выход блока управ„ения порогом соединен с входом блока сравнения, усилители, блок выделения максимального сигнала, дополнительный сумматор, резисторпый элемент и интегрирующие

5 HC-цепочки, причем входы первого усилителя соединены с выходом второго интегратора и с выходом резисторного элемента, а выходы— с управляющими входамп второго и третьего усилителей. другие входы KQTOpblx подключе10 ны к выходу дополнительного сумматора, выходы второго и третьего усилителей соединены соответ=твующимп входами блоков выделения максимального сигнала, входы дополнительного сумматора подключены к входам синаптическпх ключей, подключенных через интегрирующие цепочки к соответствующим входам блоков выделения максимального сигнала.

Принципиальная электрическая схема уст20 ройства для моделирования нейрона изображена на чертеже.

Устройство содержит синаптпческие ключи

1;, где i 1, 2, ..., n и равно числу входов устройства, с сигнальным входом 2; и управляю25 щпм входом 3;. Выходы спнаптпческих ключей 1; через интегрирующие RC-цепочки 4; и 5; соединены с входами блоков G u

7 выделения максимального сигнала, выходы которых подключены к входам сумматора 8.

30 Сумматор 8 соединен с первыми входами бло512479 ка сравнения 9 и блоком управления порогом

10. Выход блока управления порогом 10 подключен к второму пороговому входу блока сравнения 9, последний последовательно через блок преобразования, напряжения в частоту 11 и формирователь выходных импульсов

12 соединен с сигнальным выходом 13, а блок преобразования напряжения в частоту 11 последовательно через первый и второй интеграторы 14 и 15 соответственно соединен с вторым входом блока управления порогом 10.

Выход блока сравнения 9 через блок управления синапсом 16 подключен к выходной управляющей клемме 17. Все сигнальные входы

2; (i=1, 2, ..., n) устройства подключены к входу дополнительного сумматора (детектора интенсивности) 18, -.,ыход которого через уси— лители 19 и 20 подключен к управляющим входам 21 и 22 блоков 6 и 7 выделения каналов с максимальными сигналами. Регулируемые входы усилителей 19 и 20 подключены к клеммам 23 и 24 для корректировки коэффициента усиления извне, а также к плечам первого усилителя 25. Первый вход последнего соединен с выходом второго интегратора аналоговой памяти 15, а второй вход подключен к резисторным элементам 26 установки начального, нулевого уровня (потенциала) до обучения элемента.

Входные импульсы с предыдущих устройств для моделирования нейрона поступают на сигнальные входы 2; синаптических ключей 1;, и в зависимости от управляющего потенциала на входе 3; коммутируются по полярности и через интегрирующие цепочки 4, или 5, поступают в блоки выделения каналов с максимальными сигналами блоков 6 и 7 выделения максимального сигнала, т. с. тормозные инвертированные сигналы с выходов синаптических ключей 1; поступают на входы блока 7 выделения максимального сигнала тормозного канала, а возбуждающие неинвертированные сигналы соответственно на входы блока 6 выделения максимального сигнала возбуждающего канала. Уровень выделения максимального сигнала в блоках 6 и 7 зависит от управляющего напряжения (уровня), поступающего на вторые входы 21 и 22.

Входные импульсы с входных зажимов также поступают на дополнительный сумма op (детектор интенсивности) 18. выходное напряжение которого через второй 19 и третий 20 усилители поступает на вторые входы блоков выделения максимального сигнала тормозного

22 и возбуждающего 21 каналов. Это напряжение управляет уровнем срезания выходных сигналов и выделяет каналы с наибольшими сигналами. Усиление усилителей может регулироваться внешне через клеммы 23 и 24 для выбора числа выделенных каналов с максимальными сигналами по входу.

Самонастройка максимального числа выделенных каналов с максимальными сигналами производится подстройкой коэффициента усиления усилителей 19 и 20, которым управляет

2()

ЗО

Г

4 интегратор 15 через первый усилитель 25, разнополярным напряжением, поступающими с соответствующих плеч выходов первого усилигеля (дифференц Id ihHos"o cилителя ного тока). Итак, по мере обучения устройства увеличивается потенциал на выходе второго интегратора 15, который увеличивает усиление усилителей 19 и 20, и последнее повышает уровень напряжения, поступающего на второй вход блоков выделения максимального сигнала. С повышением уровня срезания уменьшается число выделенных каналов с максимальными сигналами.

Сигналы с выделенных каналов с наибольшими интенсивностями с блоков 6 и 7 далее поступают на сумматор 8, откуда просуммированные по амплитуде и зн" êó выходные сигналы поступают на первый вход блока сравнения 9, где сравниваются с пороговым уровнем, поступающим па второй вход с блока управления порогом 10. Разностное напряжение с блока сравнения 9 преобразуется в частоту импульсов в преобразователе 11 и поступает на первый сш альный выход 13 устройства через формирователь выходных импульсов 21.

Процессы внутренней пассивной адаптации

1Io выходной реакции на входной сигнал производит первый интегратор 14, охватывающий отрицательной обратной связью блок преобразования напряжения в частоту 11, которое в случае неизменности во времени интенсивности входпо.-о возбуждающего сигнала приводит к тому, что интенсивность выходной реакции устройства медленно понижается в зависимости от его постоянной времени ть

Изменение возбудимости устройства после предшествовавшего периода активности или от частоты ее употребления в единицу времени, т. е. процесс обучения устройства, воспроизводит интегратор 15 с постоянной времени т . Выходной потенциал интегратора 15 является аналоговой памятью внутреннего состояния данного устройства, значение которого увеличивается в зависимости от интенсивности обучения устройства. Блок управления порогом 10 формирует значение порогового уровня генераторного устройства. Оно формируется следующим образом. Суммарное значение входных сигналов (их интенсивность) с сумматора 8 поступает на блок управления порогом 10 (интегратор с управляемой постоянной времени), и в зависимости от его постоянной времени с запаздыванием интегрированное значение интенсивности входных сигналов в виде порога поступает на второй — вычитающий вход блока сравнения 9. Значение постоянной времени блока управления порогом 10 управляется от интегратора 15, — значением потенциала аналоговой памяти в данный мо мент. Если устройство нс обучено, то соответственно имеем минимальное значение потенциала на выходе интегратора 15, а блок управления порогом 10 в этом случае имеет минимальное значение постоянной интегрироваш;я, т. е. в это;r случае выходное напряжение

512479 с блока 10 будет почти повторять огибающую входной интенсивности на первом входе блока сравнения 9 с сумматора 8 с минимальным запаздыванием и его характеристика будет приближена к работе частотного детектора, т. е. порог будет флюктуировать со скоростью, почти равной скорости изменения интенсивности входного сигнала. По мере обучения устройства, повышения потенциала на выходе интегратора 15, увеличивается постоянная времени блока управления порогом 10, соответственно увеличивается время его запаздывания между напряжениями, поступающими на первый и второй входы блока сравнения 9. Это запаздывание тем больше сказывается, чем 15 более скоростные флюктуации интенсивности входного сигнала поступают на первый вход блока сравнения 7, т. е. устройство будет чувствительно к скорости изменения входного сигнала. И наконец, в случае максимального значения постоянной времени (нейрон максимально обучен), устройство будет функционировать как детектор внимания. Если рассматривать скорость прохождения сигнала в сети из таких элементов — это будет случай минимального значения времени прохождения сигнала по информационному каналу..

Таким образом, управление характеристикой адаптации производится изменением по- 30 стоянной времени в блоке управления порогом

10 в зависимости от значения аналоговой памяти или активности данной модели нейрона.

Формула изобретения

Устройство для моделирования нейрона, содержащее синаптические ключи, сумматор, блок управления синапсом, формирователь выходных импульсов и последовательно соединенные блок сравнения, преобразователь напряжения в частоту, первый и второй интеграторы, причем выход первого интегратора соединен с другим входом преобразователя напряжения в частоту, о т л и ч а ю щ е е с я тем, что, с целью увеличения точности моделирования, оно содержит блок управления порогом, к входам которого подключены выходы сумматора и второго интегратора, а выход блока управления порогом соединен с входом блока сравнения, усилители, блок выделения максимального сигнала, дополнительный сумматор, резисторный элемент и интегрирующие

RC-цепочки, причем входы первого усилителя соединены с выходом второго интегратора и с выходом резисторного элемента, а выходы— с управляемыми входами второго и третьего усилителей, другие входы которых подключены к выходу дополнительного сумматора, выходы второго и третьего усилителей соединены с соответствующими входами блоков выделения максимального сигнала, входы дополнительного сумматора подключены к входам синаптических ключей, подключенных через интегрирующие цепочки к соответствующим входам блоков выделения максимального сигнала.

Составитель В. Белан

Текр "д А. 1(амышникава

Редактор Г. Я,os:åâà

1оррсктор О. Тюрина

Заказ 1252/14 Изд, л1ь 1287 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий!

13035, Москва, 7Ê-35, Раушская наб., д. 4 5

Типограф ;;, .р. Сзпунова, 2