Цифровой интегратор

Цифровой интегратор

Иллюстрации

Показать все

Реферат

 

СПИ

ИЗОБРЕТЕНИЯ (i ц 519735

Союз Советских

Ооцивлистнческих

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ е (61) Дополнительное к авт. свид-ву (22) Заявлено 20,03.74 (21) 2007206/24 с присоединением заявки № (23) Приоритет

Опубликовано 30.06.76. Бюллетень № 24

Дата опубликования описания 21.07.76 (51) М. Кл. G 06J 1/02

Гоаударственный комитет

Свваи Министров СССР по делам изобретений н открытий (53) УДК 681.3 (088.8) (72) Авторы изобретения

О. Б, Макаревич, О. Ф. Иванова, A. C. Кутовой, Г. И. Иванов, А. A. Антонишкис, С. А. Еремии и В. H. Мышляев (71) Заявитель (54) ЦИФРОВОЙ ИНТЕГРАТОР

Изобретение относится к области вычислительной техники и может быть использовано в цифровых интегрирующих машинах и,структурах, построенных на основе цифровых интеграторов, выполненных в виде больших интегральных схем (БИС).

Известны цифровые интеграторы, реализованные в виде БИС, которые содержат блок подынтегральной функции, состоящий из регистра подынтегральной функции и сумматора, вход которого соединен с выходом регистра блока подынтегральной функции, блок интегрирования, блок квантования, включающий в себя регистр остатка и сумматор, вход которого соединен с выходом регистра остатка, и узла формирования выходных приращенийй.

Недостатком указанных цифровых интеграторов является то, что они не позволяют эффективно использовать мажоритарный метод введения избыточности для построения высоконадежных и помехозащищенных схем цифровых интегрирующих машин и структур.

Цель изобретения — повышение надежности и помехозащищенности цифровых интеграторов при построении их в виде БИС.

Это достигается введением в схему интегратора блока переключения мажоритарного органа, содержащего мажоритарный орган, один из входов которого соединен с элементов «ИЛИ», другие входы — с внешними входными шинами, один выход мажоритарного органа — с одним из входов схемы сравнения, другой вход которой связан с выходом

5 элемента «ИЛИ», а другой выход мажоритарного органа — с одним из входов коммутатора, к другому входу которого подключен узел синхронизации. В блок подынтегральной функции введены коммутатор, один из входов

10 которого соединен с выходом сумматора, а другой вход — с выходом узла синхронизации блока переключения мажоритарного органа, один из выходов коммутатора блока подынтегральной функции — с выходом эле15 мента «ИЛИ» блока переключения мажоритарного органа, и элемент «ИЛИ», один вход которого связан с выходом коммутатора блока подынтегральной функции, а другой — с выходом коммутатора блока переключения

20 мажоритарного органа, а выход — с входом блока интегрирования и входом регистра подынтегральной функции. В блок кватования введены коммутатор, один вход которого соединен с выходом сумматора, а второй — вы25 ходом узла синхронизации, а один из выходов — с входом элемента «ИЛИ» блока переключения мажоритарного органа, и элемент

«ИЛИ», связанный своими входами с коммутатором блока квантования и коммутатором

30 блока переключения мажоритарного органа, 5!9735 а Выходом — с ВхОдОм у зла формIIрОВания выходных приращений и входом регистра остатка.

Схе»а предлагаемого цифрового интегратора представлена на чертеже. 5

Блок 1 подынтегральной функции имеет внешнюю входную шину 2 приращений подынтегральной функции, первый сумматор 3, регистр 4 подынтегральной функции, первый коммутатор 5 и первый элемент «ИЛИ» 6. 10

Блок подынтегральной функции предназначен для получения на каждом шаге решения значений подынтегральной функции, Коммутатор 5 имеет два информационных канала комммутации, по одному из которых осущест- 15 вляется непосредственная связь сумматора 3 через элемент «ИЛИ» 6 с входом регистра 4 подынтегральной функции, IIQ второму — с входом блока 7 переключения мажоритарноного органа. Выход регистра 4 подынтеграль- 20 ной функции соединен с одним из входов сумматора 3, второй .вход которого связан с внешней шиной 2 приращений подынтегральной функции. Блок 8 интегрирования имеет внешнюю входную шину 9 приращений пере- 25 менной интегрирования.

Блок 10 квантования содержит второй сумматор 11, регистр 12 остатка, узел 13 формирования выходных приращений, а также второй коммутатор 14 и второй элемент «ИЛИ» 30

15. Блок квантования осуществляет квантование приращений интеграла. Коммутатор 14 имеет два информационных канала коммутации, по одному из которых осуществляется непосредственная связь выхода сумматора 11 35 через элемент «ИЛИ» 15 с входом регистра

12 остатка, по второму — с входом блока 7 переключения мажоритарного органа. Выход регистра остатка подключен к одному из входов сумматора 11, другой вход которо- 40 го соединен с выходом блока 8 интегрирования, выход элемента «ИЛИ» 15 — к входу узла 13 формирования выходных приращений, выход которого соединен с внешней шиной 16 приращений интегратора. 45

Блок 7 переключения мажоритарного органа содержит элемент «ИЛИ» 17, мажоритарный орган 18, внешнюю выходную шину

19, схему 20 сравнения, внешние входные ши- 50 ны 21 мажоритарного органа 18, внешнюю выходную шину 22, третий коммутатор 23 и схему 24 синхронизации. Входы элемента

«ИЛИ» 17 соединены с первыми выходами коммутаторов 5 и 14, выход же с одним из 55 входов мажоритарного органа 18, внешней выходной шиной 19 и одним из входов схемы

20 сравнения. Выход мажоритарного органа

18 подключен к второму входу схемы 20 сравнения и к информационному входу коммута- 60 тора 23, один выход которого связан с одним из входов элемента «ИЛИ» 6 блока подынтегральной функции, а другой — с одним из входов элемента «ИЛИ» 15 блока квантования. Выход схемы синхронизации соеди- 65 неп с управляющими входами коммутаторов

5, 14и 23.

Работает схема цифрового интегратора следующим образом.

Нечетный шаг решения. Схема 24 синхрокизации вырабатывает на своих выходах такие потенциалы, что коммутатор 5 осуществляет непосредственную связь выхода сумматора 3 с входом элемен!а «ИЛИ» 17 и разрывает канал связи выхода коммутатора 5 с входом элемента «ИЛИ» 6, коммутатор

14 — непосредственную связь выхода, сумматора 11 с входом элемента «ИЛИ» 15 и разрывает канал связи выхода сумматора 11 с входом элемента «ИЛИ» 17, а третий коммутатор 23 — непосредственную связь выхода мажоритарного органа 18 с входом элемента

«ИЛИ» 6 блока 1 подынтегральной функции и разрывает канал связи выхода мажоритарного органа 18 с входом элемента «ИЛИ» 15.

Новое значение подынтегральной функции, полученное на выхода сумматора 3, через коммутатор 5, элемент «ИЛИ» 17 поступает на Вход мажоритарного органа 18, на другие

Входы ма корптарного органа — значения тех же подынтегр альных функций из резервных цифровых интеграторов. Восстановленное значение подынтегральной функции с Выхода мажоритар -!Огo органа через коммутатор 23 проходит на вход элемента «ИЛИ» 6, с выхода которого — в регистр 4 и па вход блока

8 интегрирования. На схеме 20 происходит сравнение инфорч!ации с Выхода мажоритарного органа и с выхода элемента «ИЛИ» 17, если коды отличаются друг от друга, то сигнал на выходкой шине 22 фиксирует неисправность или сбой в данном цифровом интеграторе. После умножения на- переменную интегрирования в блоке 8 неквантованное значение прлращения интеграла суммируется

B cKiviivi.BTopc 11 пающим на Второй Вход этого же сумматора из регистра 12. Далее информация через коммутатор 14, элемент «ИЛИ» 15 проходит в регистр 12 и на узел 13, где формируется квантованное выходное приращение.

Четный шаг решения. Схема 24 синхронизации вырабатывает на своих выходах такие потенциалы, что коммутатор 5 осуществляет непосредственную связь выхода суммара 3 с входом элемента «ИЛИ» 6 и разрывает канал связи выхода сумматора 3 с входом элемента «ИЛИ» 17, коммутатор 14 непосредственную связь выхода сумматора с входом элемента «ИЛИ» 17 и разрывает канал связ и выхода сумматора 11 с входом элемента «ИЛИ» 15, а коммутатор 23 — непосредственную связь выхода мажоритарного органа 18 с входом элемента «ИЛИ» 15 блока 10 квантования и разрывает канал связи выхода мажоритарного органа 18 с входом элемента «ИЛИ» 6.

Новое значение подынтегральной функции, полученное на выходе сумматора 3, через коммутатор 5, элемент «ИЛИ» 6 поступает

519735 о на вход блока 8 интегрирования. После умножения на переменную интегрирования, поступающую на входной шине 9, неквантованное значение приращения интеграла суммируется в сумматоре 11 с остатком интеграла, поступающим на второй вход этого же сумматора из регистра 12. Далее информация через коммутатор 14, элемент «ИЛИ» 17 подается на вход мажоритарного органа 18. На другие входы мажоритарного органа — значения тех же неквантованных приращей интеграла из резервных цифровых интеграторов.

Восстановленное значение неквантованного приращения интеграла мажоритарного органа через коммутатор 23 поступает на вход элемента «ИЛИ» 15, а с выхода его — в регистр 12 и на вход узла 13, где формируется квантованное выходное приращение.

Таким образом, цифровой интегратор наряду с алгоритмом численного интегрирования реализует алгоритм восстановления информации. В каждом нечетном шаге решения схема синхронизации, подавая соответствующие сигналы на коммутаторы интегратора, организует следующие соединения: первый сумматор — первый коммутатор — элемент «ИЛИ» блока переключения мажоритарного органа — мажоритарный орган— третий коммутатор — элемент «ИЛИ» блока подынтегральной функции — блок интегрирования — второй сумматор — второй коммутатор — элемент «ИЛИ» блока квантования — узел формирования выходных приращений.

В каждом четном шаге решения схема синхронизации, подавая соответствующие сигналы на коммутаторы, организует следующие соединения: первый сумматор — первый коммутатор — элемент «ИЛИ» блока подынтегральной функции — блок интегрирования— второй сумматор второй коммутатор элемент «ИЛИ» блока переключения мажоритарного органа — мажоритарный орган— третий коммутатор — элемент «ИЛИ» блока квантования — узел формирования выходных приращений. Данные соединения позволяют в течение двух шагов решения в разрыв цепи обратной связи блока подынтегральной функции (нечетный шаг) и блока квантования (четный шаг) подключать мажоритарный огран, на внешние выходы которого подается информация с выходных шин блока переключения мажоритарного органа резервных интеграторов. Таким образом, в течение двух шагов решения в цифровом интеграторе происходит полное восстановление информации.

Кроме того, исправленная информация с выхода мажоритарного органа и с его собственного входа подается на схему сравнения, сигнал на выходе которой фиксирует ошибки или неисправности данного интегратора.

Формула изобретения

Цифровой интегратор, содержащий блок подынтегральной функции, состоящий из регистра подынтегральной функции и сумматора, вход которого соединен с выходом регистра блока подынтегральной функции, блок интегрирования, блок квантования, содержащий регистр остатка и сумматор, вход которого соединен с выходом регистра остатка, и узел формирования выходных приращений, отличающийся тем, что, с целью повышения надежности и помеха защищенности при построении интеграторов в виде больших интегральных схем, в интегратор введен блок переключения мажоритарного органа, содержащий мажоритарный орган, один из входов которого соединен с элементом «ИЛИ», другие входы — с внешними входными шинами, один выход мажоритарного органа соединен с одним из входов схемы сравнения, другой вход которой соединен с выходом элемента

«ИЛИ», а другой выход мажоритарного органа с одним из входов коммутатора, с другим входом которого соединен узел синхронизации, в блок подынтегральной функции введены коммутатор, один из входов которого соединен с выходом сумматора, а другой вход — с выходом узла синхронизации блока переключения мажоритарного органа, один из выходов коммутатора блока подынтегральной функции соединен с входом элемента

«ИЛИ» блока переключения мажоритарного органа, и элемент «ИЛИ», один вход которого соединен с выходом коммутатора блока подынтегральной функции, а другой — с выходом коммутатора блока переключения мажоритарного органа, а выход — с входом блока интегрирования и входом регистра подынтегральной функции, в блок квантования введены коммутатор, один вход которого соединен с выходом сумматора, а второй — с выходом узла синхронизации, а один из выходов соединен с входом элемента «ИЛИ» блока переключения мажоритарного органа, и элемент «ИЛИ», соединенный своими входами с коммутатором блока квантования и коммутатором блока переключения мажоритарного органа, а выходом — с входом узла формирования выходных приращений и входом регистра остатка.

519735 (!

I !

1 !

I ! !

I !

I

I ! !

I

I !

I ! !

I ! ! ! ! !

Составитель Л. Захматова

Текред 3. Тараненко

Корректор А. Овчинникова

Редактор В, Каширин

Типография, пр. Сапунова, 2

Заказ 1551/10 Изд. № 14бб Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, )К-35, Раушская наб., д, 4/5