Устройство для контроля ферритовых матриц оперативной памяти

Устройство для контроля ферритовых матриц оперативной памяти

Иллюстрации

Показать все

Реферат

 

00 5I9766

Союэ Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 05.11.74 (21) 2073821/24 с присоединением заявки № (23) Приоритет

Опубликовано 30.06.76. Бюллетень № 24

Дата опубликования описания 19.07.76 (51) М. Кл. G 11С 29/00

Государственный комитет

Совета Министров СССР ло делам иэооретвний и открытий (53) УДК 681.327.17 (088.8) (72) Авторы изобретения

Е. П. Балашов, М. Г. Петрушина, В, H. Гебгарт и Л. А. Шумилов

Ленинградский ордена Ленина электротехнический институт им. В. И. Ульянова (Ленина) (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ФЕРРИТОВЫХ МАТРИЦ

ОПЕРАТИВНОЙ ПАМЯТИ

Изобретение относится к запоминающим устройствам и может быть использовано для контроля электрических параметров ферритовых матриц оперативной памяти, Известны устройства для контроля ферритовых матриц оперативной памяти (1, 2, 3).

В первых двух известных устройствах контролируются импульсные параметры отдельных ферритовых сердечников матрицы путем последовательного обращения к каждому сердечнику матрицы с программой импульсов токов записи и считывания. Контроль, обеспечиваемый этими устройствами, не является полным для матриц, содержащих не один, а все разряды памяти. Для выявления работоспособности матриц этого типа необходима проверка в условиях совместной работы сердечников всех разрядов матрицы.

Из известных устройств наиболее близким техническим решением к изобретению является устройство для контроля ферритовых матриц оперативной памяти, содержащее адресный блок, блок считывания и контроля, блок формирования числа и блок выработки циклов (3).

Однако в таком устройстве блок формирования числа содержит только один генератор разрядного тока, а блок управления — только один канал управления разрядным формирователем. Это исключает проверку полноразрядных матриц, для которых необходимы одновременное управление кодом всех разрядов числа и коммутация испытательной программы в любой выбранный разряд.

5 Цель изобретения — расширение области применения устройства, т. е. использование последнего для контроля многоразрядных матPHII.

Это достигается тем, что в устройство вве10 дены блок кодирования, блок формирования программы и регистрирующий блок, вход которого подключен к выходу блока считывания и контроля, входы блоков кодирования и формирования программы соединены с выходом

15 блока выработки циклов, а выходы — с входами блока формирования числа.

На чертеже показана блок-схема устройства, 20 Устройство содержит адресный блок 1, блок

2 формирования разрядных токов, блок 3 считывания и контроля, регистрирующий блок 4, который подключен к выходу блока 3, регистр

5 числа, подсоединенный к входу блока 2, блок

25 6 управления кодом числа, блок 7 кодирования, блок 8 формирования программы, выходы которых подключены к входам блока 6, блок

9 выработки циклов, выходом соединенный с входами блоков 7 и 8, и блок 10 управления, 30 который подключен к входам всех перечис519766

Зо

55 ленных блоков. Блоки 2, 5 и 6 образуют блок

11 формирования числа.

Блок 1 обеспечивает выработку адресных токов считывания и записи и их посылку в соответствующую адресную шину проверяемой матрицы 12.

Блок 3 считывания и контроля предназначен для усиления сигналов с ферритовых сердечников проверяемой матрицы до стандартного уровня и контроля соответствия считываемой и записанной информации. На вход блока 3 поступают сигналы с выходных шин матрицы 12.

Блок 4 предусмотрен для регистрации результатов проверки матрицы.

Регистр 5 числа служит для хранения во время записи информации, сформированной в блоке 6 управления кодом числа.

Блок 6 используется для формирования кода числа во время записи в различных режимах работы устройства.

Блок 7 необходим для выработки временной последовательности сигналов, управляющих разрядными токами в первых двух циклах проверки матрицы, а также для выработки кода числа, переменного в зависимости от адреса, к которому проводится обращение.

Блок 8 предназначен для выработки временной последовательности адресных и разрядных токов испытательной программы в третьем цикле проверки матрицы.

Блок 9 служит для выработки последовательности трех циклов проверки ферритовой матрицы.

Устройство работает следующим образом.

Блок 1 обеспечивает последовательную выборку адресов матрицы в первом цикле, который задается блоком 9 выработки циклов.

Сигналы на перебор адресов в блок 1 поступают с блока 10 управления. Выход блока выработки циклов разрешает работу кодового блока 7 от блока управления и запрещает работу блока 8 формирования программы. С выхода кодового блока 7 сигналы при обращении к каждому адресу поступают на один из входов блока 6 управления кодом числа.

В блоке 6 формируется код числа, который через регистр 5 подается в блок 2 формирования разрядных токов и далее — в разрядные шины проверяемой матрицы 12. В первом цикле блок 3 считывания и контроля не работает, После проверки последнего адреса матрицы в первом цикле блок 1 адресной выборки повторяет последовательный перебор адресов, блок 9 выработки циклов, разрешая работу кодового блока 7 и запрещая работу блока

8, обеспечивает обращение к адресам матрицы во втором цикле. При этом в блоке 3 считывания и контроля проводятся анализ выходных сигналов проверяемой матрицы 12 и регистрация результатов проверки в регистрирующем блоке 4.

По окончании второго цикла блок 9 запрещает работу кодового блока 7 и разрешает работу блока 8 формирования программы. С выхода блока 8 испытательная программа третьего цикла поступает в каждом адресе на другой вход блока 6 управления кодом числа.

Далее в блоке 6 в соответствии с программой формируется код числа, который через регистр

5 и блок 2 попадает во время записи в матрицу. При считывании в блоке 3 считывания и контроля в каждом адресе происходит анализ считанной информации, результаты которого по сигналу с блока 10 управления поступают в регистрирующий блок 4.

После прохождения третьего цикла проверка матрицы заканчивается и работа устройства прекращается.

Применение предложенного устройства позволяет улучшить качество контроля полноразрядных ферритовых матриц и, таким образом, повысить надежность проверяемых матриц в процессе эксплуатации.

Формула изобретения

Устройство для контроля ферритовых матриц оперативной памяти, содержащее адресный блок, блок считывания и контроля, блок формирования числа и блок выработки циклов, подключенные к блоку управления, о тл и ч ающееся тем, что, с целью расширения области применения устройства, оно содержит .блок кодирования, блок формирования программы и регистрирующий блок, вход которого подключен к выходу блока. считывания и контроля, входы блоков кодирования и формирования программы соединены с выходом блока выработки циклов, а выходы — с входами блока формирования числа.

Источники, принятые во внимание при экспертизе:

1. Авт, св. № 354473, М. Кл. G 11С 29/00, 1971, 2. Авт. св. № 364030, М. Кл. G 11С 29/00, 1971.

3. Авт, св. № 407398, М. Кл. G 11С 29/00, 1972.

519766

Составитель В. Рудаков

Техред А. Камышникова Корректор А. Овчинникова

Редактор И. Грузова

Типография, пр. Сапунова, 2

Заказ 1502/11 Изд. № 1438 Тираж 723 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5