Устройство для определения функции

Устройство для определения функции

Иллюстрации

Показать все

Реферат

 

(») 52157О

Союз Советских

Социалистических

Реслублии (61) Дополнительное к авт. свид-ву (22) Заявлено03.07.73 (21) 1941186/24 с присоединением заявки № (23) Приоритет (43) Опубликовано 15.07.76.Бюллетень № 26 (45) Дата опубликования описания 16.09.76, (51) >. Кл

& 06 и 15/34

Государствеииый иомитет

Совета Мииистроа СССР ио делам изобретений и отирмтий (53) УДК 681 325 5 (088.8) (72) Авторы изобретения

А.Л. Рейхенберг и P.ß. Шевченко (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ Ф УНКЫИИ Ж = Xy>

Изобретение относится к цифровой вь :числительной технике и может найти приме.нение для аппаратного вычисления функции

:в специализированных цифровых вычислитель« ных машинах и устройствах..

Известны арифметические устройства, вычисляющие степенные функции, содержащие счетчики, конические элементы и регистры.

Наиболее близким техническим решением к

1 . изобретению является арифметическое устрой-) ство специализированных цифровых вычисли тельных машин, которое выполняет операцию

1 определения функции произведения одного ар гумента на квадрат другого косвенно, путем последовательного вычисления двух элемен- 1З ,тарных функций. Известное устройство содержит шесть сдвиговых регистров, регистр, выход которого соединен со, входами первого и второго сдвиговых регистров, блок управ-, ления, выходы которого подключены ко вхо- иО дам сдвиговых регистров и входу блока памяти, сумматоры, блоки анализа сходимости и знака. Известное арифметическое устройство характеризуется сложностью и большим временем вычисления. 25

Белью изобретения является упрощение

:устройства, а также повышение его быстро- действия. В описываемом устройстве это достигается тем, что в нем вход блока ана лиза сходимости соединен с выходом третье го сдвигового регистра, а выход — со вхо-! дом блока управления, вход блока анализа

;знака подключен к выходу первого разряда

;третьего сдвигового регистра, а выход- к первым входам первого, второго и третьего сумматоров, второй и третий входы. первого сумматора соединейы с выходом блока памяти и выходом третьего сдвигового регистра, а выход - co входом третьего сдвигового регистра, второй и третий входы второго. ,сумматора соединены с выходами второго и

,четвертого сдвиговых регистров, а его выход — со входом четвертого сдвигового ре-! гистра, второй и третий входы третьего сум-! матора соединеьхл с выходами пятого и пер,вого сдвиговых регистров, а его выход — с первым входом четвертого сумматора, второй вход которого подключен к выходу шес.того сдвигового регистра, а выход — ко вхоо ду этого регистра, выход четвертого сдвиго-

I6 где Ж вЂ” число разрядов аргументов.

Раэностные pBK HTBbIG соотношения вы-! числяются параллельно в итерационном щВ= цессе, Каждое соотношение в устройстве вы»!

1 числяется последовательным путем и каж99, дой итерации.

В,Ъачапьном !состоянии в регистр 11 (и в сдвиговые регистры 8 и 8) заносится значение операнда Х в параллельном коде,, в сдвиговый регистр 5 заноситсягзначение рй . "Операнда У, Сдвиговые ps1"HCTps1 6,7 и 10!1 .! .находится в "нулевом! состоянии . В любой

; итерации.о выходов блока 15 управления выI ! даются серии (последовательности) тощ>выХ) ,импульсов, которые продвигают содержание йв,,сдвиговых импульсов в сумматоры, Резуль-! таты очвроаисго! аоастваа с выиоасв сум::маторов 1, 2 и 4 записываются младшими разрядами вперед в освобождающиеся при

-:сдвиге старнрие разряды сдвиговь1х регцстфЬ! уов 5, 7 и 6 и продвигаются к началу этих регистров.

Из блока 12 памяти в каждой итерации поступает очередное значение константы.

; ПО знаку результата в сдвиговом регистре

@) )5 в копне каждой иФераЪ ки,определяется ежим вычитания (сложения) для сумматоа 1 сложения (вычитания) для сумматоров

2 и 3. При отрицательном знаке режим раl ты сумматоров 2 и 3 меняется на обрат-!

Э

45! ный После выполнения итераций в сдвиговом регистре 10 находится !значение функции произведения одного аргумента на квап-

T SToporo, в сдвнговом ги 7 и

Р сом, записаны константы виде 2 ), где т %

J )- номер итерации. Входом устройства яв- бй, ляютси )входы регистра 11 для аргумента ?( входь1 сдвигового регистра 5 для аргументао У„Выходом устройства для функции )! g и ииуяется выход сдвигового регистра 10, Вь I

;ходом устройства для произведения аргумеи-.. М!

l. тов является выход сдвигового регистра 7, Структура устройства относится к параллель !

Но-последовательной и обеспечивает . оптимальное соотношение между быстродейстщь ,ем и аппаратурными затратами, Ю,3 t вого регистра сОединен сф входОМ пя Ого

:;сдвнгового регистра. Hy чертеже представлена блок-схема ойиываемого устройства.

ОНО СООтОИ в HS СуММатОрОВ 1вы4, СдВИГОвых регистров 5-10, регистра 11, Щока!12 амяти, блока 3,3 анализа знака, блока 14 ализа сходимости и блока 15 управления.

ыход регистра 11 соединен со входами рвого и второго сдвиговых регистров 8 и . 8, Выход первого (знакового) разряда треTh&T o cQspposoFG регистра 5 соединен со входом блока 13 анализа знака, выход которого соединен с первыми (управляющими) входами сумматоров 1-3, На второй (управяемый) вход сумматора 1 подсоединен выод блока 12 памяти. На второй вход сумматора 2 подсоединен выход второго сдвигового регистра 8. На второй вход суммато р@ 3 подсоединен выход пятого сдвигового

° ° ° регистра 6 На второй вход сумматора 4 . подс!Оединен выход сумматора 3. Выход кажоРо HG c Topos 1, 2 H 4 соединен со ответственно через третий, четвертый и шесрой сдвиговые регистры 5, 7 и 10 со своим

-Я еЩнм входом, Второй выход гретьего сдви-й т6ового рв. истра 5 cceuwea c саоаом 14 вио. а акодимооти, выход пос!педнего соединен

gce атоаом бсасаа 15 уирввпеива. Выиоаы аоо, ледиего соединены с сдвигающими входами

g сдвиговизсраа-быстров и входом блока

12 памяти. Выход четвертого сдвигового регистра (7 соединен со входом литого одвигового региотра 6. Блок 1.3 анализа знака, cocToHT HG c MsTop@ 4 и логических элем ен. тов. Блок 14 анализа сходимости представляет собой цифровую схему сравнения с логическим нулем. Блок 15 управления содержит генератор тактовых (сдвигающих) импужжв счетчик „дешифратор, логические элементы и схемы сброса (прерывания процесса вычисления). В качестве сумматоров

1-4 применены одноразрядные сумматоры— вычислители накопительного типа. В блок

1 2 памяти, который представляет собой одностороннее апоминающее устройство с поразрядной выборкой значений очередного раэяда каждым тактовым сдвигающн имп ль

4»

В Описываемом устройстве реализуется разностноитерацнонный алгоритм, который ,позволяет:заменить возведенйе;в квадрат н последующее умножение Операциямн псевдделения и псевдоумножения с сохранением ! ,постоянной величины одного из операндов

p9 сТре ро в иэведение аргументов, а в сдвиговых регистрах 5, 6, 8 и 8 — нулевые значения, днако для большинства значений операндов

Х и У процесс вычисления заканчивается на итерации с номером меньше значени!! j .,При равенстве содержания сдвигойого ре- .. гистра 5 нулю сигнал с блока 14 анализа ! ! сходимости останавливает подачу тактовых импульсов с блока 15 управления на следу-!

;ющей итерации, )-и- процесс вычисления за-: ,канчивается. Максимальное время вычисле-! ния в тактах равно Т И +Йд.

521570

Составитель Е. Артамонов

Редактор Л. Тюрина. Техред(О. Дуговая Корректор Д, Мельничеикв

Заказ 4792/527 Тираж В64 j Подписное., ЦНИИПИ Го дарствейного комитета Совета Министров СС

1по делам изоб . те.пй и открытий

113035, Москва, Ж-35, Раушс ая наб., д. 4/5

Филиал ППП «Патент", г. Ужгород, ул. Проектная, 4

Формула изобретения

Устройство для определения функпин K Xg содержащее шесть сдвиговых;.егистров, ре гистр, выход которого соединен со входами

I аервого и второго сдвиговых регистров, !

,блок управления, выходы которого подключе(ны ко входам сдвиговых регистров и входу

:блока памяти, сумматоры, блоки анализа сходимости и зжака, о т л и ч а ю щ е ес я тем, что, с целью упрощения устрой

1 тва, вход блока анализа сходимости соеди нен с выходом третьего сдк тового региста, а фыкол -бо нлолои блока украеленнн, ллол блока анализа знака подключен к ныхоу первого разряда третьего сдвигового pel истра, а выход — к первым входам первоо, второго и третьего сумматоров, второй,, 6 и третий входы первого сумматора соединены с выходом блока памяти и выходом третьего сдвигового регистра, а выход - co входом третьего.сдвигового регистра, втоб Р и и третий входы второго сумматора сое,динены с выходами второго и четвертого сдвиговых регистров, а его выход — со вхо-. дом четвертого сдвигового регистра, второй Ф ,.;третий входы третьего сумматора соедине«. © (ны с выходами пятого и первого сдвиговых регистров, а его выход - с первым входом четвертого сумматора, второй вход которого подключен к выходу шестого сдвигового регистра, а выход — ко входу этого регист ра, выход четвертого сдвигового регистра, соединен со входом пятого сдвиговоге мн

1 гистра,.