Арифметическое устройство

Арифметическое устройство

Иллюстрации

Показать все

Реферат

 

(61) Дополнительное к авт. свил-ву— (22) Заявлено14-.06.71 (21) 1668569/24 с присоединением заявки Ме -. (23) Прноритет— (43) Опубликовано 25.07.76,Бюллетень ¹2 7 (45) Дата опубликования описания 26.10. /6 (51) М. К..

С 06 F 7/38

Гееударатаеииый иемитет

Веаета Ииииетреа ЮР ие делам ииееретеиий и етиемтий (53) УДК 681.325.5 (GBB.8) (72) Авторы изобретения

В. К. Левин, В. C. Антонов, А, А., Ну1;::ы-ин, И. С, Храмцов, Б. А Пряхин, Ю. А, Почечуев„1. М. Арефьев, В. М. Мокров и C. A. Бар "в (71) Заявитель (5 1) АРИФМЕГИЧКСКО1= УСП ОЙСтВО

Изобретение относится к вычислитель— ной технике, а именно к двоичным арифме=тическим и логическим устройствам дпя выполнения арифметических и логических операций с фиксированной и плавающей запятой.

Известно арифметическое устройство, содержашее два входных регистра, входы которых соединены с входами память и десятичная арифметика устройства, а выходы прямого и обратного кодов этих регистров ссединены соответственно с входами прямого и обратного кодов первого и второго коммутаторов, выходы которых подключены к входам цервого и второго буферных регистр ров соответственно, выходы буферных ре— гистров соединены с входами сумматора, выходы суммы и переносов которого сое— динены соответственно с входами регистров суммы и переносов, ттричем выходы этих регистров соединены через схему приведе- 20 ния переносов с входами регистра результата, выходы которого со:=.дииены с входами первого входного ре::. ис",;"1а, сдвигатели„схе мы анализа на нуль, дешифраторы нулевых тетрад, узел логических опер. - ний, узлы уп= 25 равления делением, умножением, общими оп-.р=-днями,, выходы которых соединены с управляюплми входами входных и буферных регистров, регистры порядков, входы которых соединены с входами "память" устройства, а выходы — с сумматором порядков, выход которого соединен с регистром раз— ности порядков, а выход этого регистра подключен к входам счетчика.

Извес-.:-ное устройство имеет большое количество оборудования.

Бель изобретения -- уменьшение количест ва оборудования при сохранении быстродействия ус"гройса"ва тЬ;я этого в предлагаемое устройство введены первый дополнительный регистр, первые входы которого соединены с выхо— дами счет жка, подключенными также к входам узла управления общими операциями, выходы которого подключены ко вторым входам первого и к входам второго дополни— тельного р=гистра, выходы первого и вто— рого дополнительных регистров соединены с входам.-:: первого и второго входных регистров соотве огненно„выходы первого входного ре522497 гистра соединены с входами первого сдвигателя и входами второго сдвигателя, выход которого соединен с входами второго буферного регистра, выходы первого и второго буферных регистров соединены соответственно с входами второго и первого входных регистров, регистра результата и узлов управления соединены через коммутатор с входами сумматора, регистры суммы и переносов соединены соответственно с входами первого и вто-10 рого буферных регистров и первой и второй схем анализа нуля, выходы которых соединены с входами узла управления делением, выходы первого буферного регистра соединены также с входами третьего сдвигателя, 15 выходы которого подключены к входам первого входного регистра, и с первыми входами узла логических операций, другие входы которого соединены с входами второго буферного регистра, а выходы подключены к 2О входам первого входного регистра, при этом входы дешифраторов нулевых тетрад соединены с выходами второго входного регистра, а выходы — с входами узла управления умножением, 25

На чертеже изображена блок-схема предлагаемого устройства.

Арифметическое устройство состоит иэ двух входных регистров 1 и 2, служащих ЗО для приема операнд, двух буферных регистров 3 и 4, на которые подаются операнды, подготовленные для сложения (сдвинутые влево или вправо, инвертированные, обнуленные целиком или частично и т. д.), суммато- ра 5, который складывает три слагаемых, а затем полученные полусуммы и переносы складывает второй раз и вторичные полусуммы и переносы запоминает на регистре 6 сумм и регистре 7 переносов; схемы 8 при- 4О ведения переносов и регистра 9 результата.

К регистру 1 подключены выходы сдвигателя 10 (влево 4, влево 8 и примой код без сдвига), связанных с регистром 3; выходы схем 11 И и ИСКЛЮЧАЮШЕЕ ИЛИ, связанных с регистрами 3 и 4; выход восьмиразрядного дополнительного регистра 12, с выходов которого имеется возможность записать информацию в любую часть регистра 1. Кроме того, регистр 1 связан по р входу с регистром 9 результата и с входами "память" и "десятичная арифметика" арифметического устройства.

Таким образом, регистр 1 служит не только для приема первого операнда, но и Я для записи в память результата операций двоичного и десятич ого арифметического и логического устройств.

Регистр 2 также связан с входами "память" устройства для приема второго опе - 59 ранда; с восьмираэрядными дополнительным регистром 13, информацию с которого можно записать в любую часть регистра 2.

К регистру 3 подключены выходы сдвигателя 14 (вправо 1, вправо 4, вправо 8, прямой и обратный код беэ сдвига, влево 1), связанных с регистром 1, а также цепь сдвига влево 1, связанная с регистром 6.

К регистру 4 подключены выходы сдвигателя 15 (влево 2, влево 2 обратным кодом и влево 3), связанных с регистром 1; выходы сдвиговых цепей 16 (вправо 1, прямой и обратный код беэ сдвига), связанных с регистром 2, а также цепь сдвига влево

2, связанная с регистром 7.

Кроме того, регистр 2 связан по входу с регистром З„а регистр 1 - с регистрами4и9.

Третий вход сумматора 5 подключен к выходу схемы 17 выборки третьего слагаемого, входы которой связаны с регистром

9 цепями прямого и обратного кода и вправо 4.

При работе с плавающей запятой порядки операнд из блока центрального управления через входы "память" поступают на восьмираэрядные регистры порядков 18 и

19, выходы которых соединены с входами сумматора 20 порядков, сумма (разность) запоминается на регистре 21 суммы порядков, Выходы регистра 21 соединены со счет иком 22 сдвига, rge осуществляется корректировка в зависимости от нормализации результата.

Скорректированный порядок результата поступает на регистр 12, с которого передается в восемь старших разрядов регистра

1.

К регистру 2 подключена схема 23 анализа множителя и схема 24 нулевых тетрад, выходы которых связаны со схемой 25 управления выполнением операции умножения.

К регистру 6 подключена первая схема 26 анализа на нуль, к регистру 7 - вторая схема 27 анализа на нуль, выходы которых связаны со схемой 28 управления выполнением операции деления.

Выходы счетчика 22 подключены также к схеме 29 управления операциями сложения, сдвига и логическими операциями.

Выходы схем управления 25, 28 и 29 подключены к регистрам 1-4 и управляют их работой.

Устройство работает следующим образом.

При сложении (вычитании) с фиксированной запятой операнды поступают на входные регистры 1 и 2. Первый операнд подается на регистр 3 прямым кодом, второй - на регистр 4 прямым кодом при сло522497

5 женин, обратным при вычитании. При вычитании прибавляется единипа в младший раэ— ряд сумматора 5 для получения дополните ного кода. На схеме 8 происходит приведение переносов и окончательный результат запоминается на регистре 9, а затем передается на регистр 1 для записи в память.

При сложении (вычитании) с плавающей запятой производится выравнивание поряд— ков по результату вы витания их на сумма- О торе 20. Сдвиги вправо и влево предус е т рены между регистрами 1 и 3, .поэтому когда требуется сдвигать второй операнд, производится замена операндов и первый ока— зывается на регистре 2, а второй — на регистре 1. Сдвиги вправо операнда с мень— шим порядком происходят до тех пор, пока счетчик 22 сдвигов, куда поступила раз— ность порядков с регистра 21, не обнулит ся. После сложения мантисса результата нормализуется сдвигами влево между регистрами 1 и 3, а в счетчике 22 кооректи— руется порядок результата. Операпия заканчивается передачей порядка со счетчика 22 на дополнительный регистр 12, с которого он заносится в старшие восемь разрядов регистра 1, где уже в остальных разрядах помещена мантисса результата.

Операпии сдвиг влево и "сдвиг вправо" осуществляются над первым операндом. Ко- 3О личество разрядов, на которое требуется сдвинуть первый операнд, заносится в счетчик 22 сдвигов. Между регистрами 1 и 3 имеется набор сдвигатепей 10 и 14, позв<ъляюших осуществлять передачи информапии сс сдвигом вправо или влево на 8,4 и 1 разряд. Такой набор сдвиговых пеней позвс ляет сравнительно быстро сдвинуть операчд на любое количество разрядов. Например, в том случае, когда требуется сдвинуть первый операнд íà 47 разрядов, сначала происходит 5 сдвигов по 8 разрядов, что занимает 5 тактов, потом один сдвиг на 4- ра:- ряда, что занимает 1 такт и три сдвига на

1 разряд, что занимает 3 такта. Таким образом, на 9 тактов происходит сдвиг операнда на число 47. В пролессе сдвигов из очи чика 22 вычитаются сначала 8, потом 4-, потом 1, и сдвиги прекращаются при пол— ном обнулении счетчика сдвигов 22.

Логические операпии И и ИСКЛЮЧАЮ—

ШЕЕ ИЛИ выполняются на регистре 1. Для этого первый операнд переписывается в регистре 3, второй — в регистр 4; схема уаравления 29 вырабатывает сигнал разрешения на схему 11 и в регистр 1 заносится результат операпии. При логической опера— пии ИЛИ на регистр 1 подаются оба операнда одновременно с регистров 3 и 4. В этом случае триггеры регистра 1 реагируют на дизъюнкпию двух передач.

Умножение осуществляется младшими разрядами вперед, одновременно на 4 разряда без анализа питого, с запоминанием переноса иэ младшей тетрады множителя.

Кратные множимого поступают на регистры

3 и 4- согласно табл. 1

Таблипа 1.

52249 1

Продолжение таблицы 1 кратц ает на тр 3) нос в тетрад то же

Перенос в следующую тетраду задает шестнадцатикратное множимое.

Лля подачи множимого согласно таблице предусмотрен сдвигатель 14 с регистра 1 на регистр 3 прямым кодом (1), обратным кодом (-1) и со сдвигом влево на разряд (2), à также сдвигатель 15 с регистра 1 на регистр 4 со сдвигом влево на 2 разряда прямым кодом (4), обратным кодом (-4) и влево на 3 разряда (8), После передачи кратных множимого на регистры 3 и 4 происходит их сложение на сумматоре 5 с частичным произведением, полученным íà регистре 9 и сдвинутым вправо на 4 разряда.

Одновременно схема 23 анализирует следуюшую тетраду множителя, а схемьг управле— ния 25 вырабатывает сигнал разрешения передачи следуюших кратных множимого на регистры 3 и 4.

Во время приведения переносов на схеме 8 на регистры 3 и 4 поступают сле— дующие кратные множимого, чтобы в посладуюшем полутакте сложиться с частичным произведением, сдвинутым на 4 разряда Ы вправо. Таким образом, организуется итера=ция умножения как с плаваюшей, так и с фиксированной запятой.

При умножении с плаваюшей -апятой про=изводится нормализация множимого. Норма- @ лизация множителя не производится, так как схема 24 нулевых тетрад уменьшает количество итераций на число этих нулевых тетрад в схеме управления 25 с состветствукъ.шей коррекцией порядка произведения, что @ сокрашает время выполнения умножения с плавающей запятой.

В устройстве использован метод деления в двухрядном коде с применением модифи— цированного кода без восстановления остатка. Перед началом итераций деления производится пробное вычитание, для чего делимое с регистра 1 передается на регистр 3 прягльпм кодом без сдвига, а делитель — с регистра 2 на регистр 4 со сдвигом вправо на 1 разряд, а также нормализация операнд, причем при делении с фиксированной запятой нормализуется сначала делитель, потом делимое; при делении с плаваюшей запятой — наоборот. Палее делитель с ре— гистра 2 передается через регистры 4 и 7 в регистр 9, а делимое — снова с регистра

1 на регистр 3. Производится вычитание делителя из делимого на сумматоре 5, для чего делитель с регистра 9 обратным ко— дом подается на сумматор 5. Остаток записывается в виде сумм и переносов на -регистрах В и 7. Он удваивается путем передачи с регистра 6 на регистр 3 со сдвигом влево на 1 разряд, à с регистра 7-на pe— гистр 4- со сдвигом влево на 2 разряда, т. к. здесь передаются переносы, И зависимости m знака остатка происходит сложе— ние или вычитание делителя из удвоенного остатка в двухрядном коде на сумматоре 5.

Кроме того, в зависимости от знака остатка формируется цифра частного как цоложительBoH TGK n GTpBUBY ельной составляюшей B схеме управления 29, 522497

Знак т споженчя п опом

1 то

1

00 отрицательный то же и зависит от переноса

Цифры частного записываются в допоп— нитепьиые регистры 12 и 13, и после тоI o как накопится 8 цифр частного в каждом из них, они перетхсываются в регистры 1 и 2, Таким образом, в конце операции нов пучаются две составляющие частного; положитепьная на регистре 1 и отрицательная на pex Hcòðå 2. Сложением этих составпяющих на сумматоре 5 и схеме 8 приведения

00.01

СО. 10

00,11

10. 11

11.00

11.01

11. 10

При девятой комбинации производится только сдвиг остатка без сложения ипи вычитания и в регистры 12 и 13 записывают- 4О ся нули.

Операции перевода из двоичной системы в десятичную ч обратно осуществпяются спедующим образом. При переводе в двоичную систему второй операнд поступает на регистр4

2 в цвоично-десятичном коде в виде десяти цифр и знака, занимающего четыре мпадших разряда регистра 2. Старшая цифра через регистр 12 передается с регистра 2 на регистр 1 и умножается на десять путем Э передачи со сдвигом влево на 1 разряд через сдвигатепь 14 на регистр 3 и со сдвигом влево на 3 разряда через сдвигатепь

15 на регистр 4- и сложения на сумматоре

5 и схеме 8 приведения переносов с запоминанием результата на регистре 9.

Попученный результат с регистра 9 передается на сумматор 5 прямым кодом через схему 17 и складывается со второй десятичной цифрой, забпаговременно подан — QQ переносов получают окончательный результат депения в однорядном коде на регисъре9.

Дпя определения в каждой итерации знака остатка в схеме упржи:ения 28 ocyme впяется сложение четырех старших разря— дов с полным приведением переносов и по результату его опредепяют знак остатка по табп. 2.

Т абпица 2 а

Знак остатка неизвестен от неприведенных разряао. ной на регистр 4. Сумма, полученная нв регистре 9, передается на регистр 1 и ножается на цесять и к полученному >ез Ib» тату прибавляется третья цесятичная цифр» и т. и. Таким образом, образуется итерация перевода. Очевидно, что их будет 9, íà gIIницу меньше заданного числа десятичных цифр. В этой операции участвуют только старшие 32 разряда всех ргистров и сум— матора и результат операции посте..таино расширяется влево, пока после носпецней итерации не займет 32 старших разряца регистра 1

Если исходное десятичное число было отрицательным, результат инвертируется и пропускается через сумматор 5, регистры

6 и 7, схему 8 с прибавлением единицы, выдаваемой регистром 18.

OrîII÷àòåëüíûé результат в цополнитепьном коде с регистра 9 передается на ре— гистр 1 дпя поспедуюн;ей "-,à:øñè в память.

При церевоце в цесятичную систему первый операнд„хоторый необходимо перевести

522497

11 в двоично-десятичный код, принимается из памяти в старшие 32 разряда регистра 1.

В младшие 32 разряда регистра 2 последовательно по 8 разрядов заносится константа масштабирования, равная 461 1686020001101101111100110111111l01101Q

Далее происходит умножение первого one— ранда на константу как числа с фиксированной запятой. Полученное произведение обрезается до 40 разрядов и корректирует ц ся путем прибавления единипы в 39 разряд.

Скорректированное масштабированное произведение передается с регистра 9 на регистр

1, откуда начинается его умножение на десять. После каждого умножения на десять в четырех старших разрядах регистра 9 получается одна десятичная пифра.Очевидно, что итерапия умножении на десять будет десять — по числу пифр в максимально боль-. шом числе, которое можно представить 32- QQ разрядным числом со знаком.

Десятичные пифры накапливаются по две на регистре 13 и потом передаются на регистр 2. Затем кодируется знак: плюс-1100 или 1010, минус — 1011 или 1101 или 25

1110 или 111." и записывается четыре младших разряда регистра 2. Операпия заканчивается передачей результата с регист.".а 2 через регистр 4 на регистр 1 для записи его в память. 30

Ф ормула изобретения

Арифметическое устройство, содержащее два входных регистра, входы которых соединены с входами память и десятичная арифметика" устройства, а выходы прямо—

ro и обратного кодов этих регистров соединены соответственно с входами прямого и обратного кодов первого и второго коммутаторов, выходы которых подключены к входам первого и второго буферных регистров соответственно, выходы буферных регистров соединены с входами сумматора, выходы суммы и переносов которого соединены соответственно с входами регистров суммы и переносов, причем выходы этих регистров соединены через схему приведения переносов с входами регистра результата, выхо — 59 ды которого соединены с входами первого входного регистра, сдвигатели, схемы анализа на нуль, дешифраторы нулевых тетрад, узел логических операпий, узлы управления делением, умножением, общими операпиями, выходы которых соединены с управлякицими входами входных и буферных регистров, регистры порядков, входы которых соединены с входами память устройства, а выходы— с сумматором порядков, выход которого соединен с регистром разности порядков, а ььход этого регистра подключен к входам сче чика, о т л и ч а ю m а я с я тем, что, с делью уменьшения количества оборудования устройства, в него введены первый дополнительный регистр, первые входы которого соединены с выходами счетчика, подключенными также к входам узла управления об— тими операпиями, выходы которого подключены ко вторым входам первого и к входам второго дополнительного регистра, выходы первого и второго дополнительных регистров соединены с входами первого и второго входных регистров соответственно, выходы первого исходного регистра соединены с входами первого сдвкгателя и входами второго сдвигателя, выход которого соединен с входами второго буферного регистра, выходы первого и второго буферных регистров соединены соответственно с входами второго и первого входных регистров, регистра результата и узлов управления соединены через коммутатор со входами сумматора, регистры суммы и переносов соединены соответственно с входами первого и второго буферных регистров и первой и второй схем анализа нуля, выходы которой соединены с входами узла управления делением, выходы первого буферного регистра соединены также с входами третьего сдвигателя, выходы которого подключены к входам первого входного регистра, и с первыми входами узла логических операпий, другие входы которого соединены с входами второго буферного регистра, а выходы подключены к входам первого входного регистра, при этом входы дешифраторов нулевых тетрад соединены с выходами второго входного регистра, а вььходы — с входами узла управления умножением.

522497 ф

Составитель B. Пахунов

Редактор T. Иванова Техред М, Левипкая Корректор Т, Кравченко

Закаа 3983./343 Тираж 864 Подписное

ЫНИИПИ Государственног о комитета Совета Министров СССР по делам изобретений и открытий

1l3O35 Москва, Ж-35, Раушская наб., д. 4/8

Филиал ППП "Патент", г, Ужгород, ул, Проектная, 4