Устройство умножения частоты следования импульсов

Устройство умножения частоты следования импульсов

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АЗОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистииеских

Республик (и) 525235 (61) Дополнительное к авт. свид-ву— (22) Заявлено21.04.75 (21) 2126683/21 с присоединением заявки № (23) Приоритет (43) Опубликовано 15.08.76.Бюллетень №30 (45) Дата опубликования описания 05.11.76 (51) М. Кл.

Н 03 К 5/01

Государственный комитет

Совета Министров СССР оо делам изобретений и отнрытнй (53) УДК62 1.374..44(088.8) (72) Автор изобретения

К В. Каллиников

Научно-исследовательский и проектный институт по комплексной автоматизации нефтяной и химической промышленности (71} Заявитель (54) УСТРОЙСТВО УМНОЖЕНИЯ ЧАСТОТЫ СЛЕДОВАНИЯ

ИМПУЛЬСОВ

Изобретение относится к импульсной технике и может найти применение для расширения диапазона изменения умножаемой ча"..;г".э.т t цифровых умножителей, используемых в автоматических и информационноизмерительных сгстемах.

Известно устройство для умножения частоты следования импульсов, основанное на обратно пропорциональном преобразовании кода в частоту, пропорционального периоду входной частоты, уменьшенному в число раз, равному коэффициенту умножения, и содержащее последовательно соединенные формирователь, блэк умножения и преобразователь кода (11.

Известно устройство умножения частоты следования импульсов, содержащее два делителя частоты, каждый из которых состоит из вычитаюшего счетчика, вход которого через элементы переноса соединен с выходом регистра памяти, генератор опорной частоты и суммирующий счетчик, кодовые выходы которого через вентили переноса подключены к установочным входам регистра памяти первого делителя частоты, счетный вход- к выходу счетчика вторсго делителя частоты, на установочные входы регистра памяти которого подан сигнал кода коэффициента умножения, а сбросовый вход регистра памяти первого делителя частоты, управляемые входы вентилей переноса и сбросовый вход суммирующего счетчика подключены к клемме источника входного сигнала 2.

С целью расширения диапазона изменения

1ð умножаемой частоты в предлагаемое устройство введены третий делитель частоты, включенный между выходом генератора опорной частоты и входами первого и второго делителей частоты и состоящий из последовательно соединенных вычитающего счетчика, элементов переноса и реверсивного регистра, дешифратор и блок управления, один из входов которого подключен к клемме источника входного сигнала, другие входы

,Ер — к выходам дешифратора, вход которого соединен с кодовым выходом суммирующего счетчика, а выходы блока управления подклточены к сдвигающему и знаковым входам реверсивного регистра третьего делителя

25 частоты.

1- а чертеже дана структурная электрическая схема предлагаемого устройства.

Устройство содержит генератор 1 опорной частоты, два делителя частоты 2 и 3, каждый из которых содержит вычитвюшпй счетчик 4, регистр памяти 5 н элементы 6 переноса кода по числу разрядов счетчика суммирующий счетчик 7 импульсов и венти-. ли 8 переноса копв, B устройство дополни- тельно введены третий делитель частоты: @

9, состоящий из вычитвющего счетчика 10,, реверсивного регистра 11 и элементов 12 переноса кода, дешифратор 13 -н блок 14 управления нв логических элементах.

Блок управления 14 содержит четыре Q триггера 15-18 с раздельными входами, четыре элемента "И 19-22,четь1ре элемен. тв задержки 23-26 н элемент ИЛИ" 27 °

Работает устройство следующим образом.

Выходные импульсы генератора 1 с вы- 29 сокой частотой -Io поступают нв вход делителя частоты 9, в реверсивный регистр 11 которого введен код коэффициента деления, равного М = 1, если производится умножение максимально возможной нли неизвестной 3$ частоты, Если значение входной частоты известно, то в реверсивный регистр 11 вводится коэффициент деления М, соответствующий поддивцазону, в котором находится значение входной частоты. Обратный код М 36 реверсивного регистра 11 каждым импульсом с выхода вычитвюшего счетчика 10 перепи- сывается в него через элементы переноса

12. После списания из вычитвюшего счетчика 1О звнисвнного в него числа нв его выходе появляется импульс, повторяющий процесс деления. С выхода,делителя. часто-1 ты 9 на входы делителей частоты 2 н 3 поступают импульсы с частотой

Г, = 0, t<)

4Î где М М0 + h М - коэффициент деления делителя частоты 9. В делителе частоты 2 эта частота делится на коэффициент умноже ння устройства К. На вход суммирующего

45 счетчика 7 поступают импульсы с чвстотои.

,= к = к 2)

На сбросовый вход суммирующего счетчика

7 коступв от импульсы входной частоть f-„„ задержанные в элементах задержки 23 и

24. В результате этого i в регистре памяти

69

5формируется код,,пропорциональный периоду Т„входной частоты

1 т. = "к f )

Этот код по сигналу управления с выхода

55 элемента задержки 23 переписывается через вентили переноса 8 в регистр памяти 5 дс пятеля частоты 3, предварительно очищенного импульсом входнон частоты.

Обратный код Ят нз регистра памяти 5

Ю каждым импульсом с выхода вычнтвкннего счетчика 4 переписывается через элементы переноса 6 в вычитвюшнй счетчик 4, предварительно установленный в состояние 2"- 1f ãnå и - число разрядов двоичного счетчика). После списания числа из вычитающего счетчика 4 на его выходе появляется импульс.

На выходе делителя частоты 3 образуются импульсы выходной частоты устройства

f,„„ = Fy к gõ (4) . К кодовым выходам суммирующего счетчи ка 7 подключен дешифратор 13 на два по- ложения. Первое дешифрируемое значение кода в суммирующем счетчике 7 (И мии) выбирается в зависимости от требуемой точности, (дискретности) для минимального значения периода входной частоты

NÎíí Тиин (5), где Р1 - коаффициент пропорциональности, численно равный значению частоты на входе суммирующего счетчика 7, при которой для минимального периода входной частоты в нем образуется код, отвечающий требованиям заданной точности. Второе дешнфь рируемое значение кодай макс выбирается вдвое большим, т. е. равным (6)

Объем счетчиков 4,7 и регистра памяти 5 выбирается с небольшим запасом по сравнению с И макс, например на один допол.нительный разряд, с целью учета динамики изменения периода входной частоты.

Если умножение начинается с близкой к максимально" входной частоте, то коэффи- циент деления делителя частоты 9 устанавливается равным Мп=1, При этом в суммирующем счетчике 7 образуется код, находящийся в диапазоне Й макс «Йт Инин т, е. умножение производится с точностью, равной или превьппвющей заданную.Приумень- шении входной частоты fx код в суммирующем счетчике 7 увеличивается и при увеличении периода входной частоты вдвое по сравнению с минимальным периодом он достигает величины 1 макс При этом на соответствующем выходе дешифрвтора 13 noseляется сигнал, но которому блок управления

14 вырабатывает двв сигнала {сначала сигнал направления сдвига, в затем сигнал сдвига), поступающие на входы реверсивного регистра 11 в делителе частоты 9. Сигнал сдвига сдвигает влево единицу, предварительно записанную в реверсивном регистре

1 1, и коэффициент деления делители частоты

9 увеличивается вдвое и становится равным

М--2.

В результате этого опорная частоты уменьшается вдвое о=,и нв вход суммирующего счетчика 7 начинают поступать импульсы с частотой jI-- 4. вдвое меньшей, к чем в предыдущем такте. Соответственно

625235 элементы И 19 ! ,и блок управления нала сдвига.

Если же после установки триггеров 15 уменьшается и код,формируемый s сумми,рующем счетчике 7. При дальнейшем умень,øåíèH входной частоты,,когда период увели чивается в 4 раза по сравнению с минималь ным и в 2 раза по сравненшо с тем, что .был в момент предыдущего переключения, код в суммирующем счетчике 7 вновь ста новится равным М к,, и сигнал с де шифратора 13 через блок 14 производит новый сдв»г единицы s реверсивном регистре 11, ь результате чего коэффициент деления делителя частоты 9 увеличивает ся еще вдвое и становится равным И=4.

Ч стота на входе суммиру,"сщего счетчика

I7 уменьшается вдвое относительно пред шествуюшей, Аналогично работает устрой

1ство н, 1альше, каждый раз увеличивая коэффициент деления делителя частоть- 9 вдвое при:ревышении кодом Йт, заданного кода

1 х

: жх«;.

L Ipiс увепйченки входной час готы код Ц в суммнручошем счетчнке 7 начинает уменьшаться„и нри Мт, и Кпин на соответствующем выходе дешифрагора 13 появляется ! сигнал, по которому в блоке управления Ж ! 14 вырабатывается сигнал изменения направ лениясдвига и импульс сдвига регистра 11, уменьшающий вдвое код коэффициента деле ния делителя частоты 9. Соответственно ка входе суммирующего счетчика 7 вдвое ЗО

:,увеличивается частота 5,è код в нем сно ва находится в пределах!И,„х >й й„щюобес цечпв.".я требуемую точность. С учетом динамики йцн„,необходимо выбирать несколь ко большим по сравнению с кодом, выбран,ным из соображений требуемой точности в с"Татике, При дальнейшем увеличении входной частоты каждый раэ, когда значение кода -в ! суммирующем счетчике 7 становится

Н,,а й.,„,„,сигналом с дешифратсра 1 3 через ,блок управления 14 ирсизводктся увеличе:ние . зффкциекта делекия делктелч частоты 9 врале. Благодаря тому, что спорная часТо t а i i BB. (ÿeòcÿ промежуточной В устрой Ф 45 .стве., ее изменение в процессе работы ке алике ка результат умножения, Сднк иэ вариантов блока управления 14 работает следуюшим образом.

Если код в суммирующем счетчике из50 меняется в:.:ределах Йц хе "Ит„й к, то каждым вхсдкым импульсом 4 триггеры 15 и ч

16 устанавливаются в нулевое состояние.

При этом открывается элемент "И 19, но

55 так как дс прихсда следующего импульса

ВХОДНОН ЧаСТоты псявляРТСЯ Csi нал И ун с ден1лфр- тс," 13, то триггер 15 переходит

sääi.;к чк с:-,-: .- o . те;н; не н с укра вл яюшеу р

r;. ; лемента И" 19 снимается раэрешаюлий пот-.-кцнал. В результате этого через и 20 ке проходят сигналы, 14 не вырабатывает сиги 16 входным импульсом j в нулевое сосх тояние на едикичком входе триггера 16 появляется сигнал N«

1 коэффициента деления делителя частоть 19, Нулевой выход триггера 18 подготавливает ! элемент "И" 22„через который проходит входной импульс у„, задержанный в элементах задержки 23 н 24, на вход элемента "ИЛИ" 27, а с его выхода ка сдвиговый вход реверсивного регистра 11, Выходой сигнал элемента И" 22 через элемент задержки 26 возвращает триггер 18 в еди, ничное состояние, снимаю нее с его выхода о|крываюший сигнал на элемент И" 22.!

Если же после установки триггеров 15 и 16 входным импульсом $„s нулевое состояние на единичном входе триггера 15 ке появится сигнала N мин, что соответствует уменьшению вдвое текущего периода по сравненшо с предшествующим, то элемент И"

19 остается подготовленным к срабатыва1 нию, и очередной импульс входной частоты

I проходит через элемент И 19 на единичный вход триггера 17, который своим единич-! ным выходом подготавливает элемент И" ,21. Импульс входной частоты, задержанный в элементах задержки 23 и 24, проходит через элемент И 21 ка вход эл мента, ИЛИ 27, а с его выхода — на сдвкгсвый !

sxon реверсивного регистра 11. С выхода

1 триггера 17 на знаковый вход реверсивного регистра 11 поступает сигнал, определяю, щий сдвиг s реверсивном регистре 11 кода вправо, уменьшающий коэффициент деления делителя частоты 9 вдвое. Выходкой сигнал злеме1 та И 21 через элемент задержки

25 возвращает триггер 17 в единичное состояние, снимающее c;его выхопа открываю1

:ший сигнал ка элемент И 2 э ю

Такое построение устройства но юоляет

I, значительно расширить вниз диапазон изм. нения умкожаемой частоты с сохранением

}требуемой точности преобразования периола на всем диапазоне при оптимальном объе»1

1оборудовакия.

525235

UHMMIIM Заказ 5148/565 Тираж 1029 Подписное филиал ППП Патент, r. Ужгород, ул. Проектная, Формула изобретения

Устройство умножения частоты следования импульсов, содержащее два делителя частоты, каждый из которых состоит из 5 вычитзющего счетчика, вход которого через элементы переноса соединен с выходом регистра памяти, генератор опорной частоты и суммирующий счетчик, кодовые выходы которого через вентили переноса подключе- Ip ны к установочным входам регистра памяти первого делителя частоты, счетный вход

1 — к выходу счетчика второго делителя частоты, на установочные входы регистра памяти которого подан сигнал кода коэф- 15 фициента умножения, а сбросовый вход регистра памяти первого делителя частоты, управляемые входы вентилей переноса и сбросовый вход суммирующего счетчика подключены к клемме источника входного сигнала, о т л и ч а ю щ е е с я тем, что, с целью расширения диапазона изменения умножаемой частоты, в него введены третий делитель частоты, включенный между выходом генератора опорной частоты и входами первого ивторого делителей частоты и состоящий из последовательно соединенных вычитающего счетчика, элементов переноса и реверсивного регистра, дешифратор и блок управления, один из входов которого подключен к клемме источника входного сигнала, другие входы — к выходам дешифратора, вход которого соединен с кодовым выходом суммирующего счетчика, а выходы блока управления подключены к сдвигающему и знаковым входам реверсивного регистра третьего делителя частоты.

Источники информации, принятые во внь мание при экспертизе:

1. Авт. св. 354546, кл. Н 03 К 5/00, 1972.

2. Авт. св. 357668, кл. Н 03 К 5/01, 1973 (прототип) .