Многопроцессорная вычислительная система с изменяемой конфигурацией

Многопроцессорная вычислительная система с изменяемой конфигурацией

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЙЛЬСТВУ

Союа Советских

Социалистических

Республик (и) 525953 (б1) Дополнительное к авт. свид-ву (22) Заявлено 29.05.74(21) 2030501/24 с присоединением заявки № (23) Приоритет (43) Опубликовано 25,08.76Бюллетень ¹31 (45) Дата опубликования описания 19.11.76 (51) М. Кл.е

G06P 15/16

Гооудврственный комитет

Совета Министров СССР по делом изобретений н открытий (53) УДК 681.325. (088.8) и

В.М. Долкарт, Ю. М. Евдолюк, М. М. Каневский, Ю. A. Кащавцев, И. С. Колтыпин, И. Р. Крамфус, Г, Х. Новик, В. Н. Степанов, (72) Авторы изобретения

Э. С. Подлесный и А. Н. Федосеев (71) Заявител ь (54) МНОГОПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА

С ИЗМЕНЯЕМОЙ КОНФИГУРАЦИЕЙ

Изобретение относится к вычислительной технике и, в частности, к проектированию

I многопрограммных многоп„оцессорных систем, работающих в реальном масштабе времени, 5

В рнс.г процессорных многопрограммных вычислительных системах, работающих в реальнсй. масштабе времени, исключительно важнои является проблема диспетчеризации, т. е. выбора для исполнения на процессорах щ наиболее важных программ из очереди программ, ждущих исполнения.

Решение этой проблемы программными способами для таких, систем является неуДовлетворительным, вследствие больших за- <5 трат машийного времени на выполнение диспетчерских функпий. Требуемый уровень производительности в системах реального вре1 мени может быть достигнут при возложении диспетчерских функций на аппаратуру.. 20

В вычислительной системе с изменяемой конфигурацией на аппаратуру, выполняющую функции диспетчеризации, накладывается дополнительное требование, с то е в том, что процессоры, отсоединяемые от еистемы

2 при раконфигирании, попиши искпюиаться так же иэ набора оборудования, участвукицего в днспетчеровании программ. Если при реконфигурации система разделяется на несколько независимых подсистем, то в каждой подсистеме должна выполняться собственная прас. цедура диспетчеризации на оборудовании, вхо- дящем только в эту подсистему. Если же вычислительная система должна также обладать повышенной живучестью, то аппаратура„ выполняющая функции диспетчеризации, должна быть децентрализована, т. е. распреде ° лена среди процессоров. В противном случае отказ одного устройства, именно того, кото-, рое выполняет диспетчерские функции, приводит к выходу из строя всей системы.

Известны многопроцессорные вычислитель- ные системы с изменяемой конфигурацией, содержащие процессоры и устройства памяти, причем первый выход каждого из процессоров соединен с соответствующим входом тер-вой группы входов других процессоров, второй выход каждого из процессоров соединен с соответствующим входом второй группы входов других процессоров, третий выход

3 каждоге из процессоров соединен с соответствуккцим входом третьей группы входов друI гих процессоров, четвертый выход каждого из процессоров соединен с сортветствуюшим входом первой группы входов каждого из ус- g ,тройств памяти, пятый вь»ход каждого из про цессоров соединен с соответствующим входом второй группы входов каждого из устройств памяти соединен с соответсвуюшим» входом

I четвертой группы входов каждого из процеосоров.

Однако этим многопроцессорным системам свойственна сложность организации многопрограммного режима работы при из- »к менении конфигурации и большие дополнительные затраты времени.

Uem изобретения - повышение быстродействия и надежности системы.

Предлагаемая многопроцессорная вычислительная система с изменяемой конфигурацией отличается от известных тем, что в ней каждый процессор содержит операционный блок, регистр конфигурации, регистр по- й»» зиционного номера процессора, регистр текушего приоритета, регистр заполнения программных очередей, триггер блокировки, первук» вторую и третью схемы выбора, группу схемы сравнения, первую, вторую, третью ЗО и четвертую группы элементов И, элемент

И, первый, второй и третий элементы ИЛИ, причем, первый выход операционного блока соединен с входом регистра конфигурации, первая труппа выходов которого соединена с первыми входами соответствуюших элементов И первой группы элементов И, вторая группа выходов соединена с первыми входами соответствуюших элементов И второй, третьей и четвертой групп элементов И, вто-40

1рые входы элементов И первой, второй, третьей и четвертой групп соединены с соответствующими входами соответс » венно четвертой, первой, второй и третьей групп ,входов процессора, выходы первой группы щ элементов И соединены с первыми входами соответствующих схем сравнения группы схем сравнения, вторые входь» которых соейинень» с первым выходом процессора, с выходом регистра позиционного, номера процес- 5О сора, с первыми входами операционногсь блока и первой схемы сравнения, а выходы - . соединены с входами первого элемента ИЛИ.

Выход этого элемента соединен с вторым входом операционного блока, второй выход 55 которого соединен с входом регистра заполнения программных очередей, выход которого соединен с входом первой схемы вь»бора, а ее выход соединен с первым входом второй схемы сравнения, второй вход которой 6О

953 соединен с вторым выходом процессора, с первым входом третьей схемы сравнения и < с выходом регйстра текущего приоритета, Первый выход второй схемы сравнения соединен с третьим входом операционного блока, 6, второй выход соединен с единичным. входом триггера блокировки, нулевой выход которого соединен с первым входом элемента И, выход которого шинои выбора списка соединен с четвертым входом операционного бло.* г - -ю ювш — -.; —.. ( очередь соединен с третьим выходом прсьцессора и с первым входом второго элемен= та ИЛИ, другие входы которого соединены ! с выходами четвертой группы элементов И, ;а выход соединен с нулевым входом триггера блокировки, выходы элементов И третьей группы соединены с входами второй схемы выбора, выход которой соединен с вторым входом третьей схемы сравнения, первый выход которой соединен с первым вход»-м третьего элемента ИЛИ, а второй выход соединен с первым входом третьей схемы выбора, другие входы которой соединены с выходами элементов И второй группы, а выход соединен с вторым входом первой схемы сравнения, выход которой соединен с вторым входом третьего элемента ИЛИ, выход ко= торого соединен с вторым входом элемента

И, четвертый, пятый, шестой и седьмой выходы операционного блока соединены соответственно информационной шиной с четвер== тым выходом процессора, шиной привилегированного режима с пятым выходом процес-сора, с входом регистра позиционного ном =ра процессора и с входом регистра текушего приоритета.

Каждое устройство памяти содержит за:поминающий блок, блок управления выборкой, блок системных операций, регистр конфигурации, регистр позиционного номера, регистр логического номера, первую и вторую схемы сравнения, первый и второй приоритетные коммутаторы, первую и вторую группы эл== ментов И, группу элементов НЕ, причем, первый выход блока системных операций соЕдинен с входами регистра логического нс мера и регистра конфигурации, выходы кото- рого соединены с первыми входами соответ-, ствующих элементов И первой и второй групп, вторые входы которых соединены с соответствуюн»ими входами первой группы входов устройства памяти, третьи входь»»»ер»,"сц»

I группы элементов И непосредственно, а второй группы элементов И через элементы НЕ соединены с соответствую»ними входами второй группь» входов устройства памяти, выходы первой группы элементов И соединены с первыми входами первой схемы сравнения, выходы которой соеди»»енъ» с входами перво=

5259

5 го приоритетного коммутатора, выход ко. орого соединен со входом блока системных

>операций, второй выход которого соединен с входом регистра позиционного номера, выход которого соединен со вторым входом первой схемы сравнения, выходы второй группы элементов И соединены с первыми входами второй схемы сравнения, второй вход которой соединен с ййхойоя джгистра логического номера, а выходы соединены со входами втс рого приоритетного коммутатора, выход которого соединен с входом блока управления выборкой, связанного с запоминающим бл ком, выход блока управления выборкой соединен информационной шиной с выходом устройства памяти.

На чертеже дана структурная электрическая схема многопроцессорной вычислительной системы с изменяемой конфигурацией.

2О

Предлагаемая многопроцессорная вычислительная система содержит процессор 1, Йодуль 2 оперативной памяти (устройства памяти), операционный блок 3, регистр 4 конфигурации процессора, регистр 5 позици- 2 онного номера процессора, регчстр 6 текущего приоритета, .регистр 7 заполнения программных очередей, первую схему 8 выбора (старшего номера), триггер блокировки 9, вторую схему 10 выбора (младшего приори- „;л тета), третью схему 1 1 выбора (младшего номера), схемы 12-17 сравнения (группа схем сравнения 12), регистр 18 конфигурации памяти, регистр 19 позиционного номера памяти, регистр 20 логического номера памяти, первый и второй приоритетные коммутаторы 21, 22, блок 23 системных операций, блок 24 управления выборкой, запоминающий блок 25, группы 26-3 1 элементов И, элемент И 32, элементы ИЛИ 33-35,0 группу 36 элементов НЕ, шину 37 преры-! ванйя, шину 38 занесения в очередь, шину

39 привилегированного режима, информационные шины 40 процессора, информационные

15 шины 41 памяти, шину 42 выборки списка.

Многопроцессорная вычислительная систе ма содержит несколько процессоров 1 и несколько модулей памяти 2. Каждый процессор имеет регистр 5 позиционного номера О процессора (выполненный, например, на тумблерах), который устанавливается постоянным для данной вычислительной системы.

Все процессоры имеют различные позиционные номера. Я

Каждый модуль памяти 2 также имеет .регистр 19 позиционного номера памяти, который в каждом модуле устанавливается постояйиым для данной вычислительчой систе-., мы. Все модули памяти 2 имеют различные 60

53

6 йозиционные номера. Каждый модуль памяти

2 имеет регистр 20 логического номера па-, мяти, содержимое которого определяет, к

Г какому модулю памяти 2 адресовано обращение процессора 1.

Конфигурация многопроцессорной систе

Р мы.определяется содержимым рет истра 4 конфйгурации процессора и регистра 18 конфигтрапи » памяти. Если асе раеряпы етии регистров установлены в положение I", то система образует один комплекс, в соотав которого входят все процессоры 1 и все модули памяти 2. Связь между ними для обмена информацией в этом случае производится следующим образом, Операционный блок 3 процессора 1 возбуждает..на информационных шинах 40 процессора адрес ячейки памяти, к которой производится обращение, и информацию, которую необходимо записать по указанному адресу в случае опе-, рации записи, а также позиционный ном. р из регистра 5 позиционного номера процес» сора. При этом на шике 39 привилегирован-, ного режима сцгнал отсутствует и выходы группы 36 элементов HE модулей памяти 2 имеют значение 1".

Сигналы с информационных шин 40 про« цесссора проходят при указанных выше ус ловиях через первую группу 27 элементов

И всех модулей памяти 2 и попадают на входы вторых схем 17 сравнения, которые сравнивают старшие разряды айреса с содержимы л регистра 20 логического номера памяти и, в случае совпадения, коммутируют ) входную,информацию1 на вход второго приоритетного коммутатора 22.

Второй прлорнтети-. и коммутатор 22 в слу ие одновременного обращения к модулю памяти 2 нескольких процессоров l выбира- ет и коммутирует на свой выход информацию с одного из входов по позиционному приоритету.

Блок 24 управления выборкой производит обращение к запоминающеллу блоку 25 по принятому адресу и коммутирует на информационные шины 41 модуля позиционный номер процессора из соответствующих разрядов с выхода второго приоритетного коммутатора

22. Сигналы с информационных шин моду« ля 41 проходят через первую группу 28 элементов И процессора 1 и поступают на входы схем 12 сравнения, где сравниваются с содержимым регистра 5 позиционного номера процессора. Совпадение номеров означает, что моду.1ь памяти 2 принял запрос на обращение от данного процессора 1 и приступил к выполнению операции, заданной процессором, П рн 3ToM, B случае QIIBpQILHII записи, схема сравнения 12 через первый;-7

;элемент ИЛИ 35 вь)дает сигнал в (31(е))тзц((онный 6JIQK Э, фиксир са связи процессора Т с модулем памяти 2.

При выполнении операции чтения модуль па-, мяти 2 возбуждает на информа((иониых ши-" нах 41 памяти кроме позиционного номера процессора также пр(()читанную информацию из указанной ячейки запоминающего блока 25, Схема 12 сравнения через элемент. MN 35 коммутирует информацию с информяционнь(х 1)1 шин 41 памяти в операционный блок 3, который. йо одной из информационных н)ин 4О процессора сигнализирует модулю памяти 2 об окончании сеанса связи.

Многопрограммная работа в данной л(ногопроцессорной системе организуется cife. дующим образом.

Операционная система, размещая програм

:мы в памяти„присваивает,каждой программе, приоритет (возмо3((но присвоение одиняко(зъ vg ! ГО ПРИОРИТЕТЯ 1(ЕСКОЛЬКИМ ПРОГРЯ>М(2(ам,г" „,((11Я .КЯЗКДОГО ИЗ ВОЗМОжПЬ(Х ЗНЯЧЕННй ПРИОРИ(Етг() операционная система формирует Очередь программ; при этом часть очередей может быть пустои, если в текущий момент в си(3.= .3,")

ТЕМЕ ОтСУтотВУ)От ЗЯЯВКИ На ВЫПОЛНЕНИЕ Г(тЗО= грамм с данными приоритетами. Дз(я опреде=ления не пустых очередей программ опера ЦИОННаЯ СИСтЕМа ЗЯПИСЫВЯЕТ В ф)т>КСЗ(Рс:ВЯНт)Ой ячейке памяти (наприл(ер в модуле с нуле- с()

ВЫМ ЛОГИЧЕСКИМ НОМЕРОМ ЕДИНИПЫ B т)ЯЗРЯ=.

> дах, соответствующих пе пустим Оче()едим, При выполнении програл(мы на процессо-: ре. 1 в регистр 6 гекуптего приоритета зоНОСИтСя ПрИОрктЕт ВЬП) ЗЛНГЕМОй ПрОГ(23М)т(Ь(ПОсле Окончат(ия выполнения п(зо) 1)ятмл(ь(ре""

ГИСтР ТЕКУЩЕ„-О ПР((ОР)(ТЕТЯ 1-ЯС(1>тг!,-т >11 1>ВРВ,.

ТУРЯ ПРОЦЕССОРОВ НЕПРЕРЫВП(! СРапт. :-т!3=-:Т

ПРИОРИтЕтЫ rB»inОЛПЯЕМЫХ Щ)О1 РЯ(т(М В-.. ).С":Х -) процессорах и тот процесс р„чья 1(р(3(ря..;;.ã.

ИМЕЕТ СЯМЫй НИЗКИЙ JlpriopFJТЕТ Т )i!O Зптг. я

КЯН(ЗИДЯ .(ОМ На ПРЕРЫВЯ)тцт>(Е. 3 (От ЦРО((((З>С(313

Пр(ЗВЕряЕ 1 ЕСТЬ ЛИ B CBHCEe O"""IF)грЕ (eA Цр(З.» ,грамма с приорито>()м бол,зе рртт(!.,зг<илгр чет та, которую ok иск(3лняе)„ :.Сли такая п()-, ГРЯММЯ BCTFr TO nPOIJЕССО)З If.:Jlr(rrflffIT

Р1 1ВЯНИЕ ПРЕР>т>(тн>ЯЕ 1 ИС1((321Н! >11((Е ТЕК- (I(e)) nPOгрямл(ы, заносит ее и список оче елей и .рзь(.= бирает из списка 1(р(я исполс(ет(т(чг );(т-.;J JIB;. F, r-:,.г) !.r с вь(сlдим приоритетом.

Работа аппаратуры при этом n(юиз !-:,4(.)т .СЯ СЛЕДУЮIЦИ(р(О43РАВОМ, HPIf ВЬП((ЗЛИМ)(ИИ тЕКУЩЕй 12Р:Зт>Р(т(.(ЛЯ>,.". OJJ >РЖЦИОНН(р(й (3fl(»К r > Д>ЛИОС Jr„. j (т(т JJPFIQ>>n:! с(g г с рЕ(тиотр ) Т -3>"тт((-; Е) О Пр>((От)т(:--Стг(Л 1 11(! гд- 2М(1(д(т

ИЗ per F>r . "pJ) Тстк" frfe! (! Пт)И(! )г "„ f.ë "T ): (37(гтг)1 1

Проц(>(".С(3ра цог-" >)г- -тт пер q -, трт (т>тгт 1 )-.>11(!:.г (! З элементов ": ир вт() т )ь(-» !.„y(fr t.т ((> вт,т б(14 2 4 (,МЛЯД)ПЕГО П)ЗИО(11(TPT>I) ДРУГИХ П()ОЦЕСС;)Р()Е г .) т

f 1 () с

В Кснхдом 1)(30(I(3CCQpe В> ° с!" СХЕ!>(Я 1 ". ВЬ1О(!а 1 МЛЯДЩЕт O ПРИОP((ГQTB) ()C3r(jjeо(ВЛЯ>>1

ТЕКУ((ИХ Птстне(31>(тато>- Дгт!Угт(Х n)JO >" " - -> р 1- цессоров и кол(мутирует на свой выход код

М)(ЯДШЕГО ИЗ СРЯВНИВЯЕМЫХ Тт :)1(УШИ ПР)(ОРИ

PB BOB ПРИ )ЗЯ ВЕНО (ВЕ КОДОВ т:с I(>>r(nj>O., «I PI>(3 f3);„„„ тетов на входах вззорай схемы 1(:.. бора на

Етв ВЬ>ХОд КОМЛ(утирувтоя КОд CpgBJ((.-ВЯЕ!,,(Ь(Х текуц(их приоритетов. Е(3д с ив(хода второй

СЗ "ЕМЫ 1 0 Жй()Ора Т(ОСТ т (тя(2 Т На аког.(ТРЕТЬ ей ()хемы 1;3 сравнения-. (прг(о(3итетовр для

СРЯВИ>е((ИЯ с содеРжимым РЯГистРЯ 6 тек3> щего приоритста данного (pojrecсора. Если соде(зжнмое этого регистра тек )него приоРИТЕТЯ ПЯ)3НОГО ПРОЦЕССО)-;В, )г(:,-1)Ь!((Е КОПЯ

Br..> » 3 (° ° Я(*.(ОГ О В «ЗО(3 " «Л,>,.. u)>((->р

TO::Î1- J1bI(>;IPOIIeCCDP ВЬ1ПОЛВЯЕТ ЗЯДЙЧУ С самы(,1 низким прриОрите 4 Ом и станОВится кандидатом ня прерывание. При этом (.peTI-, (3 er r(B „,.(С ЗЯВНЕ((ИС(1>Ы> таба т(т )т()ЕЗ!., - ((у т (Л( па ОBG ...,-(втором выходе, который через тре==

«4 И(>. Э)(Е;,:,Е r(Т Д / ((1 Д Д (тгтг» г У>4;ЯЕ 1. Ц>1 (ХОД Э)4(Р л(ента (>1 32, Если содержимое регистра 6 текущего

Bprj(QpHTeTB даННОГО fia>i(()aaope ОО)(ЬШЕ Код -:р> в(>1}ЗЯОсатытвяемого 1>тОро(>Р схемой 1 О выботЗсг, TO f1AF3Bl>4Jr> X(ООЦЕr (:О)3 тт (ВЧ>Г>(Г= 4"< —; 4(ЯН(тт((Г(г(1:

TOМ т(Я !Ц)Е1))>)вс)НИЕ И ПЕ>ЗВИй И BTO()ОЙ ВЫ ро:-. ди 4 ))ЕТЬЕИ СХ(>МЫ . 5 >3р >B(ier(nя J3BB((J>J Н f i!0„ ," („jr) г; (Здт (31(» !(рт(->е рг- r i(C j rга ro (ЕКЗГ(Ц(1 О

Прио(ЗИ!"-.;*" «! ПЯB) JO Од * .>JJIrr г(! (- тто —: ()>Ц -> г

ПР IOPJ(Т ТЯ> -(! ЭЗсо ()ЗЦЭ "JB! Т„- 1- r-. (B(4 Ит()>т бОЛСЕ 1(!)(3!т(—:СС (1(За .(r -1:тг)Л((я)О(po1 pаЛ((т(Ь( ()ДИ((ЯК(1::. ;ГО 4((311(323((1 3:В, Б —;1 (3!Л ..Ï.т (В(Е 1>РС":

;f;(;(;Of! KB )(1 ()1 J(B.f JB —,,: —,;,—,;,1B". Jr(re т(Ь(гб(143()О 1 . 3

Мтг() r If!re! у гт(т(1()((1)О(г!т! ";.:,-> (1(,тс!с тт - —::-гг т-тт..:

r (*т(М>} "!г т!4 X f>("с>1

" 13()ВП(ан(г)1(СО .i Л>Е"(т " )Х) II>(О, г - .*

ЕЕ (ePBOM 1)1()-О С .>СЬ(РЯ(З.Iг-ДтттСГ>ТГ-;т,-,-,т,тт т„-т

Бключаюц(и)г "!. ретрь(гз (. .схему .:. 1 т)ьт 3QI >g „т>я

ВХод Кото()(З)! r(ep;=.f Втору)ГЗ Грт> —,>fr -,.) (3)

Me)1TCrD И I(314"Т спаЕТ И((((3()т)!сгат()(1(С Вт;::;.=-ОД(ЗВ) рэт г(строр,) (р!)Зт(ттт(тт>Н)>(к т(ггг.ггсвт) —,. ()р >Tт -.—.

>Р> т(тттс>Г(г>Ргг Ртт $ Рг>ОД >Р>(г) ттт!((с J O « г) .«гт)г !Зт> 1 (т

11(3(>тс»рс) C "„:r,l- .;r(V., 1. г-..f;; (-Хс. 1;,! >i(.тб>-2>1

1,(3!.. > УПЯЕ В FJR B3;Orr ПЕт)Г"Ой СХЕ".(1>(! 13>З " П! Н1 и

-! г+ Г ГДО СРЯВ!>ИР1ЯЕТС Я С СОДГ. 2)г((тМ) т .,r ")"- 1", -f." (34! л п()з((!1)(()н(т(rго H(3)т>(ет}Я Jrf)гтг((21 Г) In! > 22(!(>! - г (!)(И С>31((2 ))1(И;.1(}{э r:-1->Irfrr (т>Рт ) (т,-.;---,.:,-,;, ),) 1 31с1Е)ЗЯ 1lD(ц - (1(!)43," r-1 )(Jjlfe 1(r,; - 2;.г,г>д-!г

ПОЗ Р 1 (И О (т В ! 1 (> ".-1 О (т>((г РЯ (; ) j (,. (2:., 1:; г Х () (г, „(! ° ОП ( г г".)З р г >1: .>3((> .«-.".(рry >4,,-> nr)r") ., Jrf eт- J>r.

0 I - 32(гт(р(З а «! 1 ))J! j (! т! 2)П т 2111

Ь 090 3.

1О

} 1 Bp 9 блок}1}зов.:}ц (прерываний стОит B nc ложении "О " то BIIB -:}ент И 32 Возбуждает

СИГНаЛ HB ШИ}Лг -l- ВЫборКИ 0; r Za гОЕДИ»

Ионный с ВхОдОм Операц)ио}лнОГО ОПОкв. 3, Операционный блок 3 выбирает из памяти в регистр 7 зало}тнения программных очередей содержимое фиксированной ячейки, хранящей указатели)не пустых очередей программ. Схема выбора 8 (старшего номера) выбирает из регистра 7 (заполнения про)грамклных очередей старший номер п зиоритета программ, находящихся в списке оче-! редей,. и передает этот номер на Вход второй схемы 15 сравнения (приоритетов),. которая сравнивает BI î с содер}11им}-.}м регисра 6 текущего приоритета. Если содер;кимое регистра 6 те y)BI 0 приоритета меньше кода приоритета программь со с}ар}}ц}м приоритетом из списка очередей, то Вторая схема сравнения 15 вырабатывает сигнал 20 на шине 37 прерывания. При этом процес== сор 1 прерывает выполнение текущей прс.граммы и заносит ее в список îчередей программ t с приоритетОМ, соответствующим содержимом. регистра 6 текущего приори- 21) тета. Затем процессор 1 выбирает из списzB Очередей прОграмму с папвыс1ци1:1 I! pHo ритетом и передает ее приоритет В регистр

6 гекуше}О приоритета и приступает к выполнению этой про} рам1;)ь}, 20

Если содержимое регистра 6 тек;."щего приоритета бо}}ь}це кода прлор.ге)а програм-.

) мы со старшим пр}1ор:лтетом из Очеред :;,. то этО Означает, чтс B Очереди прОГраммы Име-* ют приоритет, меньцп} i;., -)=.м I}pIIQp} } е"1 исполняемОи )}р01 }заммы, При этОМ ВтО})ая схема 1 5 r pa})IIB}!IIII .ь}раба тыв:е „! 0}ц на)л

5)ста}лав}ц}ва}ощи}л В положение 1 тр} ггер

И 32 Гр}лггер блокировкц 9 сбрасывается @О в положение у од пр)л занесени,1 л)обь1 л Нро цессором 1 программы e список o»ередей.

При э Том щзоцессор i Выабать},.BB т o;Ir) иал на ш}пле 3 8 занесения в ОП рень т; уг) ) рый поступает на вход собстве} ного Второго 4:) эле} гBHYB }) Ци 3 . 11 IQG Frðë,— 0.—, :!o "; Qс,i

И ) И,» ) с )}) уi) -г и »»r) I; ПЕ.,, Н) ОВ ijÃ}iã(34- Пру)„;.!;- проц Г -0-,.0 1 1 Вт..-.—.--)л;.

Та И )1(-" -Л СИГ-)-1) -) -т-;- а-.- т}в -; О ) —, а;„- .

1пя три} ге)за блскивовкь-. 9,.

51) с ляе-гг r) .,)„е) )i 1 ;-з),"": —.: - . ", -;щ дг"ro r iн прт)с с, Соров И )".Е)--11- ).-;;З.:,—;, 8 т;-)).}фи)--;-.-,в-) пл );;я, PQТаН0-: Х )-- Г) r ) ): - Pj 11 т - "),;r

ЦЕССOPB П)ЗОН -., —; ."Л Д - т"Е)З L!IOI. T,),;;,!) г - ОМ

1 а

* гр 4 ть} 2 с -}с.;,; «нт) А И, I

Другая часть разрядов регистра 4 конфи}урац}}}1 процессора служит для исключения о процессоров 1 пз многопрограммной систе- мь} работы. При этом вторая группа 29 эламентов И служит для искл}очен}1я отключаемого процессора пз процедуры сравнения по л зицио}}ных номеров, третья группа 30 элеменT-0â И - для исключения из процедуры сравнения текущих приоритетов и четвертая грут па 31 элементов И вЂ” для исключения процессоров 1 пз процедуры сброса триггеров бло-кировки

Регистр 18 конф}лгурации памяти служт-.- для отключения от модулей памяти 2 процессоров 1. Установка регистра 18 конфигурации памяти производится операционным блоком 3. одного из процессоров 1. При этом операционный й}ок 3 вырабатывает сигнал на шине 39 привилегированного режима и в модулях памяти 2 1зткрыва}отся соответствующие группы 26 элементов И, а группа 36 элементов HE закрывает группу 27 элементов И.

В привилегированном режиме работы с модучями 2 оперативной памяти производится по позиционному номеру, хранимому В регистре 19 пози}цлонного номера памяти. При этом старшие разряды адреса через первую группу 26 элементов И поступают на вход схем сравпе}}ия 16, где сравниваются с со» держимым регистра 19 позиционного номера памятп. В том модуле оперативной памяти, где эти номера совпадают, схема сравнения 16 передает информацию на вход приоритетного коммутатора 21, который в слу;-aB одноврех енного обращения нескольких п}з01}ессорОВ 1 выбпрает и коммутирует На свой вь хо- . информацию с одного из входов

ЛО ПОЗНШ}01}НОМУ HPHOPIIТЕТУ, 1

Ьлок 23 спстемных операций в соответ)- стили с пр}п)ято) ;. пнформац}}ей управляет уо-

Та.н0ВкОЙ pBI ист )а 1 8 конфигЯзации llaмяти и регистра 20 логического номера памяти.

Изменяя содержимое регистра 4 конфи гурации процессора„регистра 18 конфигурации памяти. и регистра 20 логического номера памяти, можно отключать неисправные процессоры 1 и модули 2 оперативной пв яти., а та}ске формировать отдельные мнсм

1 гопрограммнь}е, многопроцессорные подсис}}апр11.".iеaр, можно Организовать дВе такие подсистема}, .уcTBHOBII

ЛОГПЧЕСКПЕ НО

-,1I»»1 Па})л,}т}1,-:"-ОЦЕС ) - * 0 }НО)1 ПОД ИСтЕМЫ .10д5 B)i: Опе ат}}иной памяти 2 другoA

ПО-.СН.; Е Ъ1 - ". От}}ЛЮЧИИ С ПОМОШЬЮ РЕГИС }

pQ!a 4 кон з}1гу}}а )П1 процессора м01}ули Од

° =) ной подсистемь) от процессоров другой под-, -,"

525953 системы и процессоры одной подсистемы от а аппаратуры многопрограммной работы дру- эл гой подсистемы. При этом аппаратура авто- вт матически обеспечивает многопрограммный вы,режим работы каждой подсистемы.

5 за ко

Формула изобретения вы

Многопроцессорная вычислительная система с изменяемой конфигурацией, содержащая процессоры и устройства памяти, npul0 чем первый выход каждого из процессоров соединен с соответствующим входом первой группы входов других процессоров, второй. выход каждого из процессоров соединен с !

1соответствуюшим входом второй группы входов других процессоров, третий выход каждого из процессоров соединен с соответствующим входом третьей группы входов других процессоров, четвертый выход каждого из !

О процессоров соединен с соответствующим azoдом первой группы входов каждого из устройств памяти, пятый выход каждого из процессоров соединен с соответствующим входом второй группы входов каждого из

25 устройств памяти, первый выход каждого из устройств памяти соединен с соответствующим входом четвертой группь. входов каждо- !

ro из процессоров, о т л и ч а ю щ а я—

1 с я тем, что, с целью повышения быстродействия и надежности системы, каждый процессор содержит операционный блок, регистр конфигурации, регистр позиционного номера процессора, регистр текущего приоритета, регистр заполнения программных оче- 5 редей, триггер блокировки, первую, вторую и третью схемы выбора, группу схем срав нения, первую, вторую и третью схемы срак нения, первую, вторую, третью и четвертую группы элементов И, элемент И, первый, 0 второй и третий элементы ИЛИ, причем, первый выход операционного блока соединен с входом регистра конфигурации, первая группа выходов которого соединена с первыми входами соответствующих элементов И пер- ц вой группы элементов И, вторая группа выходов соединена с первыми входами соответ ствующих элементов И второй, третьей и четвертой групп элементов И, вторые входы элементов И первой, второй, третьей и чет- 50 вертой групп соединены с соответствующими входами соответственно четвертой, первой, второй и третьей групп входов процессора, выходы первой группы элементов И соединены с первыми входами соответствующих схем 5 сравнения группы схем сравнения, вторые входы которых соединены с первым выходом процессора, с выходом регистра позиционного

1 номера процессора, с первыми входами операционного блока и первой схемы сравнения, В

12 выходы соединены с входами первого

ИЛИ выход орым входом oneрационного блока, второй ход которого соединен с входом регистра полнения программных очередей, выход торого соединен с входом первой схемы бора, выход которой соединен .". первым входом второй схемы сравнения, второй вход которой соединен с вторым выходом процес- сора, с первым входом третьей схемы сравнения и с выходом регистра текущего прио° ритета, первый выход второй схемы срав нения соединен с третьим входом операционного блока, а второй выход соединен с единичным входом триггера блокировки, нулевой выход которого соединен,с первым входом элемента И, выход которого шиной выбора списка соединен с четвертым входом операционного блока, третий выход которого шиной занесения в очередь соединен с третьим выходом процессора и с первым входом вто-,. рого элемента ИЛИ, другие входы которого соединены с выходами четвертой группы элеметов И, а выход соединен с нулевым вхо-, дом триггера блокировки, выходы элементов

И третьей группы соединены с входами вто- рой схемы выбора, выход которой соединен со вторым входом третьей схемы сравнения, первый выход которой соединен с первым входом третьего элемента ИЛИ, а второй выход соединен с первым входом третьей схемы выбора, другие входы которой соеди- нены с выходами элементов И второй группы, а выход соединен с вторым входом первой схемы сравнения, выход которой соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с вторым входом элемента И„четвертый, пятый, шестой и седьмой выходы операционного блока соединены соответственно информационной шиной с четве рты м выхо дом процесс ора, шиной привилегированного режима с пятым «ыхс= дом процессора, с входом регистра позиционного номера процессора и с входом регис- тра текущего приоритета, а каждое устрой-, ство памяти содержит запоминающий блок, блок управления выборкой, блок системных операций, регистр конфигурации, регистр по-1 зиционного номера, регистр логического но-, мера, первую и вторую схемы сравнения, первый и второй приоритетные коммутаторы, первую и вторую группы элементов И, груп пу элементов НЕ, причем, первый выход блока системных операций соединен с входами регистра логического номера и регис- тра конфигурации, выходы которого соединены с пепвыми входами соответствующих элементов И первой и второй групп, вторые входы которых соединены с соответствующими входами первой группы входов уст3.З ройства памяти, третьи входы первой группы элем*нтов И непосредственно, а второй группы элементов И через элементы НЕ соединены с соответствуюшими входами второй группы входов устройства памяти, выходы первой группы элементов И соединены с первыми входами первой схемы сравнения, выходы которой соединены с щсодами первого ириоЕитатиого коммутатора, имхоа которого соединен с входом блока системных ð а "" юм., с входом регистра позиционного номера, 53

14 выход которого соединен с вторым входом, первой схемы сравнения, выходы второй группы элементов И соединены с первыми входами второй схемы сравнения, второй вход которой соединен с выходом регистра логического номера, а выходы соедйнены с входами второго приоритетного коммутато-. ра, выход которого соединен с входом блока управления выборкой, связанного с запо минающим блоком, выход блока управления выборкой соединен информационной шиной с выходом устройства памяти.

525953

Сн ч

lg

gc) ! !

1, uI

11 ч ч

ЦНИИПИ Заказ 5225i480

Тираж 864

I"отписное

Филиал ПЛП Патент". г. Ужгорол, ул. Проектнан, 4