Процессор

Процессор

Иллюстрации

Показать все

Реферат

 

(i i) 526900

ОПИС НИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Pecny6IIHK (61) Дополнительное к авт. свпд-ву (22) Заявлено 07.10.74 (21) 2065702, 24 с присоединением з 1явкп Л" (51) М. Кл, - 6 06F 15, 00

Совета Министров СССР оо делам изобретений и открытий

Опубликовано 30.08.76. Бюллетень № 32

Дата опубликования описания 19.10.76 (53) УДК 681.3(088,8) (72) Авторы изооретения

Ю. Е. Чичерин, В, C. Кокорин, Б. В. Шевкопляс, Э. П. ОвсянниковаПанченко, Л. М. Петрова и Э. И. Плетнер (71) Заявитель (54) ПРОЦЕССОР

Государственный комитет (23) Приоритет

Изобретение относится к цифровой вычислительной техничке, в частности к процессорам.

Известен процессор (1), содержащий бло к паыяти, регистр микрокома нд, блоки формирова ния приемов и выдач, блок регистров общего назначения, регистр адреса оперативного запоминающего уcTIpoHcTBB, клавишный регистр информации, регистр индикации, элементы «И», в кото ром визуBëüíoå отображение и нформации осуществляется программными средства ми.

Одна ко при этом затраты времени на визуальное отображение информации значительные.

Микропрограммные п роцессоры малых и средних вычислительных машин, как правило, содержат в своем составе аппаратные или а|ппаратно-,микропрограммные средства для визуального отображения и нформации.

Известен п роцессор (2), содержащий .,распределитель импульсов, регистр микрокоманды, соединенный через,дешифраторы с блоками фо рми рова ния приемов и выдач, межрегистровую .магистраль, подключенную к клавишному регистру информации, регистру адреса оперативного запоминающего устройства, регистру сигналов обмена с оперативным запоминающи м устройством, выход ному регистру операти вного запоминающего устройства, б folKi регистро в общего назначения и регистру йндикации с подключенными к его выходам элементами пндпкацпп, схему сравнения, входы которой соединены с выходом клавишного регистра информации и выходом регистра адреса оперативного запоминающего устройства, клавишный регистр адреса, выход которого соединен с входом блока формирования выдач, выход которого соединен с входом межрегистровой магистрали, первый элемент «И», входы которо1р го соединены соответственно с выхода.мн блоков формирования приемов и выходом распределителя импульсов, а выход соединен с входом межрегистровой магистрали.

Од пако быстродействие та кого процессора

15 невысокое. Оно ограничено временем распростра нения управляющих сигналов через последователыную цепь блоков и временем обмена информацией между регистром индикации и выбранными регистрами.

2р Цель изобретения — повышение быстродействия процессора.

Это достигается тем, что предлагаемый процессор содержит блоки управления индикацией, два триггера, элементы «И», элементы

25 «ИЛИ», причем выходы клавишного регистра адреса соединены с первой группой входов блоков управления индикацией, вторая групп . входов блоков управления индикацией соеди нена с выходамси соответствующих блоков

33 формирования приемов, третья группа входов блоков управления индикацией соединена с

526900 первым управляющи м входом процессора, четвертая группа входов блоков управления индикацией соединена с единичным выходом первого триггера и с первым входом второго элемента «И», пятая пруппа входов блоков управления индикацией соединена с выходами соответствующих блоков формирования выдач и с входами элемента «ИЛИ», шестая группа входов блоков управления индикацией соединена с вторым управляющим входом процессора, BbIxop, элемента «ИЛИ» соеди не н с втоipbIlM входом второго элемента «И», выход которого соединен с единичным входом вто рого тритгера, выход которого соединен с первым входом третьего элемента «И», выход которого соединен с нулевым входом nepiBOIO триггера, единичный вход первого триггера соединен с выходом четвертого элемента «И», первый вход которого соединен с выходом схемы сравнения, а второй — с выходом од ного из разрядов регистра сигналов обмена с оперативным запоминающим устройством, выходы блоков управления и ндикацией соединены с входами пятого элемента «И», выход кото рого соединен с управляющим входом реги стра индикации, управляющий вход распределите ля импульсов объединен с управляющими входами блоков управления индикацией, управляю шими входами блоков формирования выдач, входами блоки ровки де шифраторов и соединен с третьим управляющим входо м процессора, выход распределителя импульсов соединен с входами третьего, четвертого и пятого элементов «И» и с нулевым входом второго триггера.

На чертеже пока за на функциональная cxeiMa предлагаемого nipoiveccoipa.

Процессор содержит распределитель импульсов 1, клавишный регистр 2 информации, регистр 3 микрокоманды, дешифраторы 4 микроопера ций регистровых пересылок, блоки 5 фо!рми|рова ния приемов, блоки 6 формирования выдач,,схеиу сравнения 7, первый триггер 8, второй триггер 9, первый элемент «И» 10, второй элемент «И» 11, третий элемент «И» 12, элемент «ИЛИ» 13, клавишный регистр 14 адреса, четвертый элемент «И» 15, регистр и нди кации 16 с блоками 17 ин ди кации, пятый элемент «И» 18, регистр адреса 19 оперативного запоминающего устройства, регистр с.гналов обмена 20 с оперативным запоминающим устройством, а также регистры 21 общего и специального назначения, блоки упра вления и ндика цией 22, каждый из KQTotpbIx включает в себя первый элемент «И» 23, второй элемент «И» 24 и элемент «ИЛИ» 25.

Выходы регистра З,микро команды соедине ны с входами дешифраторо в 4 микрооце раций регис провых пересылок, выходы дешифраторов 4 соединены с входами блоков 5 и 6 форми рования приемов и выдач.

Выходы блоков 6 формирования выдач соединены с входами элемента «ИЛИ» 13, с входами элементов «И» 24 и с элементами выдачи инфор|мации в общую процессорную магистраль регистров 2, 19, 20 и 21. Выходы бло10

25 зо

4 ков 5 формирования nlpHCMoB соеди|нены с входами соответствующих элементов «И» 23 и с входами,синхронизирующего элемента «И» 18 управления приемами в ре гистры 19, 20 и 21.

Выходы клавишного регистра 14 адреса соединены с входами элементов «И» 23 и с входами блоков 6 формиро ва ния выдач. Выходы элементов 23 и 24 соединены с входами элемента «ИЛИ» 25, Выходы элементов «ИЛИ» 25 соединены с входами синхронизирую щего элемента «И» 15 управления приемами в ретистр 16 и ндикации.

Выходы элемента «И» 15 соеди нены с ретист,ром 16. Входы схемы сравнения 7 подключены к выходам клавиш ного регистра 2 инфо рма ции и к выходам регистра адреса 19 оперативного за поминающего устройства. Выход схемы cpalBHBHHH 7 соединен с входо|м управляюще го элемента «И» 12. Один из входов элемента «И» 12 соединен с выходом разряда

«Чт|ение» регистра сицналов обмена 20 с one.paTHBIHbIM запоминающим успройством. Выход элемента «И» 12 соединен с входом уста новки единицы триггера 8. Выход единичного плеча т ри ггера 8 соединен с одним из входов элемента «И» 10 и с входа ми элементов «И» 24.

Выход элемента «И» 10 соедин ен с и нфо рмационным входоы триггера 9. Выход еди ничного плеча триггера 9 соединен с одним из входов синхро низирующего элемента «И» 11 выдачи и нформации с этого триггера. Выход элемента «И» 11 соединен с входом уcTBIHQBKH нуля триггера 8. Выход элемента «ИЛИ» 13 соединен с одним из входов элемента «И» 10.

Выходы .распределителя 1 им пульсов соединены с Bxog,а ми элементов «И» 11, 12, с входами элементов «И» 15 и 18, а также с входом приггера 9. Первый вход 26 за дания режимов Hinдика ции соединен с входа ми элементов «И»

23. Второй вход 27 задания режимов индикации соединен с входами элементов «И» 24.

Вхор, 28 устройства соединен с управляющим входом распределителя 1 импульсов, ic входа;ми элементов «ИЛИ» 25, с входами блокировки дешифрато ров 4 и с управляющими входами блоков 6 формирования выдач.

Регистры 2, 16, 19, 20, 21 объединены магист р а ль ю 29.

В соответствии с управляющими сигнала ми приемов и выдач информации, носту1пающими с выходов элементов 15, 18 и блошка 6, содержи мое любого регистра (за исключением регистра индикации 16) может быть вы да но в общую магистраль и переписа но в один или

IHeGKoJlbêo регистров этой структуры (за HGKлючением клавишного регистра и нформации

2). Информация с клавишного |региспра 2 может быть выда на в общую магистраль п ри наличии соответствующих сипналов выдачи, поступающих из блока 6. Регистр ин1дикации 16 предназначен для дублировавия информации, хранящейся в одном из,регистров (в режиме

«Индикация регистра») или в одной из ячеек памяти оперативного aainoми нающего устройства (lB режиме «Индика|ция ячейки памяти»), 526900

5 что позволяет в ходе работы процессора следить за состоянием вы бр анн ого регистра или вьтбра н ной ячейки па мяти. Адрес выоираемой для и ндикации ячейки памяти набирается на ,клавиш|ном .регистре 2. Адрес выбираемого регистра задается клавишным регистром 14. На регистре 3 микрокоманды фиксируется управляюшее слово, определяющее адреса «регистра-передатчика» и «регисгра-прием ни ка» для каждого дискретного промежутка времени (функционального импульса), отведенного .для элементарной процедуры передачи и нформации по общей магистрали. Число независимых полей микрокоманды ра вно числу функциональных импульсов. Каждому полю микрокомандьт соотвегствует один дешифратор 4, один блок 5 формирования п риемов и один блок 6 фоттмирован ия вьтда ч. Схема сравнения 7 вырабатывает сигнал совпадения (логическую единицу) в том случае, когда адрес ячейки памяти, набранный на клавишном регистре

2. совпадает с содержимым регистра адреса

19 оперативного запоминающего х сгройства.

Триггеры 8 и 9, а также элементы 10 — 13 служат для обеспечения режима работы «Индикация ячейки памяти». Элементы синхронизации 15 и 18 предназначены для выработки требуемой времен ной последовательности им пульсо в приема и нформании в ттегистрьт с общей магистрали. Синх ро низирутощие импх льсы вырабатываются распределителем импульсов 1. На вход 28 из микроппограммного,ст.ройства управления (на чертеже не показано) подается сигнал, ра вньтй единице. если процессор находится в состоянии «Останов», и равный нулю в противном случае.

Ниже рассмотрен принцип действия процес со р а.

В режиме «И ндикация пегистра» сигнал в точке 26 равен единице, сигналы в точках 27 и 28 ра вньт нулю. При выполнении очеред ной микрокома ндьт может oKазаться, что о дин или несколько бло ков 5 выраоатывают сигналы п риема в выбранный регистр по некоторым функцио нальньтм импульсам. В этом случае элементы 23 вырабатывают сигналы совпадения, которые после прохождения через элементы 25 и 15 вызывают приемы информации в регистр индикации 16 с общей магисгра.чи одновременно с приема ми информации с той же магистрали в выбранный регистр. Таким образом, информация в регистре индикации

16 дублирует и нфо р мацию, хранящуюся в выбpaeiHoM регистре, и с помощью блоков и|ндикации 17, например светодиодов, выводится на пульт управления для визуального наблюдения.

В,режиме «Индикация ячейки памяти» сигнал в точ|ке 27 ра вен еди ни це, сигналы в точIKBx 26 и 28 нулю. При выполнении MHKlpoKoма ндьт «Чтение из паMHTH» ol3HiH из разрядов регистра сигналов обмена с оперативным запоми нающим устройством, а именно разряд

«Чтение из памяти», устанавливается в единицу. Если при этом содержимое регистра 19 ач10

55 г>о

6 .реса оперативного запоминающего устройства совпадает с а дресохт выбранной ячейки памяти, набран ньтм на клавишном регистре 2, то сигнал с выхода элемента «И» 12 устанавливает триггер 8 в единицу, подготавливая к работе элементы «И» 24. Считанная из оперативного запоминающего устройства информация передается в выходной регистр памяти (один из регистров 21). Выдача информации с этого регистра в общую магистраль осуще,ствляется при выполнении одной из последующих микрокоманд, в которых в качестве «регистра-передатчика» указан выходной регистр памяти, а в качестве «регисгра-приемника»вЂ” любой регистр структуры (за исключением,регт сгров 2 и 16) или их сочетание. При появлении IHB регистре 3 первой макрокоманды указанного типа сигналы выдачи содержимого выхочного регистра памяти, формируемые блоками 6, проходят через элементы 24, 25 и

15 и вызывают приемы в регистр индикации

16 одновременно с приемами в «регисгры-приемники».

Таким обпазохт. в данном, режиме регистр и ндтт катттттт 16 д .блирует информацшо в выбранной ячейке оператттгного запоминающего х стройства. Сброс триггера 8 осутцествляется г.чедутошттм обттазом. Сигналы выдачи содержимого выходного пегигтра памяти проходят через ."-..чехтеттт «1Лт1И» 13. а затем через элемент «1Л» 10 (поскольку на втопой вход элемента 10 пост .пает елиничный сигнал с выхо IB триггера 8) и мстанавливатот триггер 9 в ечинитт . элемент «И» 11 открывается в конце выполнения микрокоманды и устанавливает тпиггер 8 в нуль. При выпо,чненни следующей микпокоманлы, если она не является микрокоман той чтсния пз выбранной ячейки памяти, в триггер 9 также заносится нуль. Если следующая микрскоманда является микрокоMBH IoH чтенття пз BIlopBHIHoII ячейки памяти, то триггер 8 снова устанавливается в единицу, и процесс передачи информации из ячейки памяти в регистр индикации 16 повто ряется.

В режиме «Останов» регистр индикации д олир ет ттнформлтттто в выбра|нном регистре незавттсттхто от логического состояния входов 26 и 27. В этом режиме сигнал на входе 28 равен единттце, на выходах распределптечя импульсов 1 и на выходах элементов 25 постоян но присутствмют логи теские единицы, что приводит к постоянном разрешению приема в регистр индикации 16 с магистрали. Сттгнал на входе 28 блокирует дешифраторы 4, т. е. запрещает распшфровку всех полей регистра 3 микрокоманды и осуществляет выдачу содержимого выбранного .регттстра в процессорнуто .магистраль. воздействуя на входы блоков 6.

Таким образом, в режиме «Останов» содержимое вьтбра нного регистра постоянно выдается в общую магистраль и заносится в регистр тттт тикации

Применение предлагаемых процессоров в составе ма IbIK и средних вычислительных машин позволяет выводить требуемую инфор526900 мацию на регистр индикации без снижения быстро действия маши|ны.

Формула изобретения

Процессор, содержащий распределитель импульсов, регистр микрокоманды, соединен ный через дешифраторы с блоками форми рования п риемов и выдач, межрегистровую магистраль, подключенную к клавишному регистру информации, пегистру ag!peca оперативного запоми нающего устройства, регистру сигналов обмена с оперативным запоминающим устройством, выходному ретистлу оперативного запоминающего устройства, блоку ре гистров общего назначения и регистрч инл.юкации с подключенными к его выходам элементами индикации, схему сравнения, входы которой соелинены с выходом клавишного регистра ит, фопмапии и выходом регистра адреса оперативного запоминающего устройства, клавишпый регистр адреса, выход которого соединен с входом блока формирования выдач, выход которого соединен с входом межрегистровой магистрали, первый элемент «И», входы которого соединены соответственно с выходами блоков сЬормировялия лоиемо» и выходом распределителя импульсов, я выход соединен с входом межрегистровой магистрали, отличающийся тем, что, с целью повышения быстродействия, пропессор солеряит блоки уппавления и нликяцией, лва триггера, элементы «И», элементы «ИЛИ», ппичем выходы клавишного регистра адреса соеди нены с первой группой входов блоко в упра вления и н ди кацией, вторая группа входов блоков уллавления инликапией соединена с выходами соответствующих блоков фо рмирова ния приемов, третья группа входов блоков управления индикацией соединена с первым управляющим входом процессора, четвертая

25 зо

40 группа входов блоков управления индикацией соединена с единичным выходом первого тригrema и с первым входом второго элемента «И», пятая группа вхоров блоков управления и ндикацией соединена с выходами соответствуюл,их блоков формирования выдач и с входами элемента «ИЛИ», шестая группа входов блоков управления индикацией соединена с вторым управляющим входом процессора, выход элемента «ИЛИ» соединен с вторым входом второго элемента «И», выход кото рого соединен с ели ничным входом второго триггера, выход которого соединен с первым входом третьего элемента «И», выход которото соединен с нулевым входом первого триггера, единичный вход первого триггера соединен с выходом четвертого элемента «И», первый вход которого соединен с выхолом схемы сравнения, а второй — с выходом одного из раз рядов регистра си|гналов обмена с оперативным запоми нающим устройством, выходы блоков управления индикацией соединены с входами пятого элемента «И», выход которого соединен с управляющим входом регистра и ндикации, управляющий вход распределителя импульсов объединен с уп равляющими входами блоков управления индикацией, управляющи|ми входами блоков формирования выдач, входами блокировки дешиф раторов и соединен с претьим управляющим входом процессора, выход распределителя импульсов соединен с входами третьего, четвертого и пятого элементов

«И» и с,нулевым входом второго триггера.

Источники информации, принятые во внимание при экспертизе:

1. Система резерви рова ния и продажи билетов для пассажи ров Московского авиаузла

«Сирена — 1». Технический проект. Том. П, стр. 143 — 152. НИИУВМ, Северодо нецк, 1967.

2. Патент США ¹ 3750105, кл. 340 — 172. 5, 29.05.73.

526900

17

Составитель А. Абрацумян

Техред 3. Тараиенко

Корректор О. Тюрина

Редактор Е. Караулова

Типография, пр. Сапунова, 2

Заказ 2180/11 Изд. № 1655 Тираж 8б4 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5