Инжекционный запоминающий элемент

Инжекционный запоминающий элемент

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 31.12.74 (21) 2090438/24 с присоединением заявки Ке (23) Приоритет

Опубликовано 30.08.76. Бюллетень Ме 32

Дата опубликования описания 30.09.76 (51) М. Кл,-" G 11С 11/40

Государственный комнтет

Совета Мнннстров СССР ло делам изобретений н открытий (53) УДК 681.327.66 (088.8) (72) Авторы изобретения

А. С. Федонин, В. И. Кимарский, Ю. И. Кузовлев, А. С. Березин и Е. М. Онищенко (71) Заявитель (54) ИНЖЕКЦИОННЫЙ ЗАПОМИНАЮЩИЙ

ЭЛЕМЕНТ

Изобретение относится к области вычислительной техники и электроники и может быть использовано в интегральных запоминающих устройствах.

Известен инжекционный запоминающий элемент, содержащий два транзистора р — и — p типа, эмиттеры которых подключены к адресной шине, два транзистора и — р — и типа с перекрестными связями, два транзистора р — и — р типа, подключенные к информационным шинам и обеспечивающие считывание и запись информации.

Наиболее близким техническим решением к изобретению является инжекционный запоминающий элемент, содержащий первый и второй транзисторы р — n — р типа, эмиттеры которых подключены к адресной шине, первый и второй транзисторы и — р — и типа, база первого из которых соединена с эмиттером второго транзистора и — р — и типа и с коллектором первого транзистора р — и — р типа, база второго транзистора и — р — и типа — с эмиттером первого транзистора и — р — и типа и с коллектором второго транзистора р — и — р типа, третий и четвертый транзисторы и — р — и типа, Ьаза третьего транзистора и — р — n типа соединена с базой первого транзистора и — р — и типа, эмиттер третьего транзистора и — р — и типа — с первой информационной шиной, база четвертого транзистора и — р — и типа — базой второго транзистора и — р — n типа, эмиттер четвертого транзистора и — р — и типа — с второй информационной шиной. Коллекторы первого, второго, третьего и четвертого транзисторов и — р — и типа и и-базы первого и второго транзисторов р — и — р типа подключены к опорной шине.

Недостатком известного инжекционного запоминающего элемента является большой ток, протекающий в информационных шинах при записи информации, что может вызвать сбой в запоминающих элементах, подключенных к тем же информационным шинам. Кроме того, известный запоминающий элемент не

15 обладает достаточным быстродействием при записи информации из-за малого коэффициента усиления перекрестно-связанных транзисторов, включенных в инверсном режиме.

Цель изобретения — повышение надежности

20 инжекционного запоминающего элемента и его быстродействия.

Это достигается тем, что инжекционный запоминающий элемент содержит первый и ВТсрой дополнительные транзисторы и — р — и ти25 па и первый и второй дополнительные транзисторы р — и — р типа. Эмиттер первого дополнительного транзистора р — и — р типа соединен с базой первого дополнительного транзистора и — р — и типа и с эмиттером третьего

30 транзистора и — р — и типа, эмиттер второго

526951

65 дополнительного транзистора р — п — р типа— с базой второго дополнительного транзистора и — p---гг типа и с эМиттером четвертого транзистора гг — р — и типа,,эмиттер первого дополнительного транзистора п — р — п типа — с коллектором второго дополнительного транзистора р — и — р типа и с базой первого транзистора n — р — п типа, эмиттер второго дополнительного транзистора n — р — п типа — с коллектором первого дополнительного транзистора р — n — p типа и с базой второго транзистора и — р — n типа. Базы первого и второго дополнительных транзисторов р — п — р типа и коллекторы псрвого и второго дополнительных транзисторов п — р — п типа подключены к базам 11cpI30l и второго транзисторов p — n — р типа.

На чертеже представлена принципиальная электрическая схема предлагаемого инжекционного запоминающего элемента.

Запоминающий элемент состоит из транзисторов п — р — и типа 1 — 6 и р — п — р 7 — 1О.

Все транзисторы имеют общую п-область и могут быть выполнены в одной изолированной области полупроводника п-типа.

Эмиттеры р — п — р-транзисторов 7 и 8 соединены с адресной шиной 11, коллекторы— соответственно с базами транзисторов 2 и 1 и с эмиттерами транзисторов 1 и 2, базы транзисторов 3 и 4 — соответственно с базами транзисторов 1 и 2, а эмиттеры их — с информационными шинами 12 и 13. Транзисторы 3 и 4 могут рассматриваться совместно с транзисторами 1 и 2 как многоэмиттерные транзисторы. Базы дополнительных п — р — n транзисторов 5 и 6 соединены с информационными шинами соответственно 12 и 13, а эмиттеры их — соответственно с базами транзисторов 2 и 1. Эмиттеры дополнительных р — n — р транзисторов 9 и 10 подключены к базам транзисторов 5 и 6, а коллекторы их— соответственно к базам транзисторов 1 и 2.

Общая п-область всех транзисторов соединена с опорной шиной 14.

Предлагаемый запоминающий элемент работает следующим образом.

В режиме хранения информации ток пз адресной шины 11 через эмиттеры транзисторов

7 и 8 попадает в опорную шину 14. Коллекторный ток транзисторов 7 и 8 является базовым током соответственно транзисторов 2 и 1. Благодаря наличию перекрестных связей между транзисторами 1 и 2 и при условии, что инверсный коэффициент усиления этих транзисторов больше 1, в открытом состоянии может находиться только один из них, например транзистор 1, в то время как база транзистора 2 шунтирована низким сопротивлением насыщенного транзистора 1, работающего в инверсном режиме.

Так как базы транзисторов 3 и 4 соединены соответственно с базами транзисторов 1 и 2, то транзистор 3 также включен, а транзистор

4 выключен.

При считывании информации на адресной

55 шине 1I повышается потенциал и через запомина!ощий элемент претакет ток, в несколько раз превышаю!цпй Toк pLжима хранен)!я. Так как транзистор 3 находится в открытом состоянии, то повышенный потенциал адресной шины 11 передается через него в информационную шину 12. Как только потенциал шины 12 превысит порог срабатывания подключенного к этой шине усилителя считывания (на чертеже не показан), произойдет считывание.

Для записи информации на адресной шине

11 необходимо понизить потенциал и одновременно увеличить ток через запоминающий элемент. На одной из информационных шин

12 и 13 в зависимости от записываемой информации, например на шине 13, повышается потенциал до уровня, превышающего потенциал адресной шины 11 на 2 тс1,.

При этом ток течет из информационной шины 13 через базу транзистора 6 и эмиттер транзистора 10 в опорную шину 14. Этот ток в несколько раз превышает ток, протекающий из адресной шины 11 в опорную шину 14.

Протекание тока через транзистор 6 вызывает включение его (транзистор 6 работает в инверсном режиме). Коллекторным током транзистора 6 является коллекторный ток транзистора 8, который поддерживал во включенном состоянии транзистор 1. Величина его существенно меньше базового тока транзистора 6. В результате этого транзистор 6 входит в насыщение и шунтирует базу транзистора 1, вызывая его выключение, а вместе с ним и выключение транзистора 3.

Одновременно коллекторный ток транзистора 10, попадая в базу транзистора 2, включает его и вместе с ним транзистор 4. Транзистор 2 входит в насыщение и шунтирует базу транзистора 1. Таким образом, после окончания импульса записи запоминающий элемент оказывается переключенным в другое состояние.

Для возвращения запоминающего элемента в прежнее состояние необходимо повысить уровень напряжения на шине 12. Транзисторы

5 и 9 работают аналогично транзисторам 6 и 10, шунтируя базы транзисторов 2 и 4 и задавая ток в базы транзисторов 1 и 3, в результате чего по описанному способу запоминающий элемент возвращается в прежнее состояние.

Экспериментальное исследование инжекционного запоминающего элемента в интегральном исполнении было проведено на изготовленных в лабораторных условиях образцах.

При протекании тока величиной -1 ма время считывания составило (10 нсек, время записи — (80 нсек.

Формула изобретения

Инжекционный запоминающий элемент, содержащий первый и второй транзисторы р — n — р типа, эмиттеры которых подключены

526951

Составитель Ю. Герасимов

Текред 3. Тараненко

Редактор И. Грузова

1;орректор Л. Орлова

Заказ 2131/5 Изд. № 1670 Тираж 723 Подписное

Ц1-!ИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

1!3035, Москва, К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 к адрс пой шине, первый и второй транзисторы п -р- — и п1па, база первого из которых соединена с эмпттсром второго транзистора п — р — п тина и с коллектором первого транзистора р — п — р типа, база второго транзисто- 5 ра и — р — и типа соединена с эмиттером первого транзистора п — р — и типа и с коллектором второго транзистора р — п — р типа, третий и четвертый транзисторы п — р — и типа, причем база третьего транзистора п — р — п типа !0 соединена с базой первого транзистора

n — р — n типа, эмиттер третьего транзистора п — р — п типа соединен с первой информационной шиной, база четвертого тр апзистора

n — р — n типа соединена с базой второго трап- !5 зистора n — р — n типа, эмиттер четвертого транзистора и — р — п типа соединен с второй информационной шиной, коллекторы первого, второго, третьего и четвертого транзисторов п — р — п типа и п-базы первого и второго трап- 20 зисторов р — п — р типа подключены к опорной шине, отличающийся тем, что, с целью повышения надежности и быстродействия запоминающего элемента, он содержит первый и второй дополнитсл»ныс транзисторы и — р — n

Ièïà и первый и второй дополнительные транзисторы р — n — р типа, причем эмиттер п<.рвого дополнительного трацзпстора р — п — р типа соединен с базой первого дополHи тельного транзистора п — р — п типа и с эмиттером третьего транзистора п — р — и типа, эмиттер второго дополнительного транзистора p — и — р типа соединен с базой второго дополнительного транзистора п — р — и типа и с эмиттером четвертого транзистора n — р — n типа, эмиттер первого дополнительного транзистора п — р — п типа соединен с коллектором второго дополнительного транзистора р — п — р типа и с базой первого транзистора и — р — и тила, эмиттер второго дополнительного транзистора и — р — и типа соединен с коллектором первого дополнительного транзистора р — n — р типа и с базой второго транзистора и — р — и типа, а базы первого и второго дополнительных транзисторов р — и — р типа и коллекторы первого и второго дополнительных транзисторов и — р — и типа подключены к базам первого и второго транзисторов р — n — р типа.