Устройство для контроля блоков памяти

Устройство для контроля блоков памяти

Иллюстрации

Показать все

Реферат

 

S 11й 1 ; ;

О П И С А Н И Е (1ц 526954

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Респтблик (61) Дополнительное к авт. свид-ву (22) Заявлено 27.01.75 (21) 2099907/24 с присоединением заявки № (23) Приоритет

Опубликовано 30.08.76. Бюллетень № 32

Дата опубликования описания 30.09.76 (51) М. Кл. G 11С 29/00

Государственный комитет

Совета Министров СССР (53) УДК 681.327 (088.8) по делам изобретений и открытий

f (А. В. Карлов, Г. В. Плешев, В. И. Дорохин, — -- ... /

В. Н. Каминский, А. 3. Савелов и В. А. Толчинский — - « (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ

Изобретение относится к области запоминающих устройств, в частности к устройствам для контроля блоков памяти.

Известно устройство для контроля блоков памяти, содержащее счетчик адресов, подключенный к блоку формирования адресов, блоку сравнения адресов и блоку анализа, коммутатор, соединенный с блоком формирования чисел, счетчик циклов, подключенный к блоку сравнения адресов и блоку сравнения циклов, блок формирования сигналов управления, соединенный с программным блоком и блоком управления.

Однако известное устройство ограничивает установление области устойчивой работы контролируемых блоков памяти из-за длительности проверки без учета конструктивных особенностей проверяемых блоков памяти и изза контроля редких взаимосвязей достаточно длительными тестами. Кроме того, в известном устройстве не контролируются динамические качества адресного коммутатора объекта проверки, правильность функционирования самого устройства и отсутствует параметрический контроль.

Цель изобретения — повышение надежности работы устройства и точности контроля.

Это достигается тем, что предлагаемое устройство содержит счетчик адресных операций, дешифратор, блок сравнения количества циклов и амплитудно-временной дискримина/ тор, входы которого подключены к выходам счетчика адресов, программного блока и блока формирования чисел, а выход — к блоку управления. Входы счетчика адресных опера5 ций соединены с программным блоком и блоком управления, а выходы — с входами счетчика адресов, блока формирования адресов и блока формирования чисел. Вход дешифратора подключен к выходу счетчика циклов, а

1о выходы — к входам блока анализа, блока формирования адресов и блока сравнения циклов, входы блока сравнения количества циклов соединены с программным блоком и выходом счетчика циклов, а выходы — с входами коммутатора и блока управления.

Предлагаемое устройство позволяет путем оптимального сочетания тестов создать необходимые условия контроля блоков памяти, значительно сократив при этом время провер20 ки и обеспечив автоматическое установление области устойчивой работы, что повышает точность контроля. Кроме того, точность контроля блоков памяти увеличивается и за счет охвата контролем, наряду с цепями объекта

25 проверки, также и аппаратурного состава самого устройства.

На чертеже показана блок-схема устройства.

Устройство для контроля блоков памяти

30 содержит блок 1 управления, подключенный к программному блоку 2; счетчик 3 адресных

526954 операций, соединенный с блоком управления, программным блоком 2 и счетчиком 4 адресов, который соединен с программным блоком 2, блоком 5 формирования адресов и блоком б сравнения адресов, подключенным к программному блоку 2 и к счетчику циклов, который соединен с блоком управления, а также непосредственно и через дешифратор 8 с блоком 9 сравнения циклов, соединенным с блоком формирования адресов, с программным блоком и с блоком 10 формирования чисел, который подключен также к счетчику адресных операций и к программному блоку; блок 11 сравнения. количества циклов, соединенный со счетчиком циклов, блоком управления, программным блоком и коммутатором 12, который подключен к программному блоку, к блоку управления и к блоку формирования чисел, соединенному также с блоком 13 анализа и с амплитудно-временным дискриминатором 14, каждый из которых подключен к программному блоку, а блок анализа дополнительно подключен к счетчику адресов; блок 15 формирования сигналов управления, соединенный с программным блоком и с блоком управления; блок формирования адресов соединен со счетчиком адресных операций и с дешифратором.

Предлагаемое устройство производит тестовый контроль взаимосвязей между адресными ячейками и между разрядами блоков памяти, контроль работоспособности адресного коммутатора, расположенного в объекте, проверки, а также динамический контроль амплитудно-временных параметров с установлением области устойчивой работы. При этом устройство позволяет проверять блоки памяти динамическими тестами «бегающая «1» или «О», «шахматный порядок» и переменное циклирование».

Тесты «бегающая «1» или «0» проверяют надежность хранения информации в каждой ячейке при многократном обращении ко всем ячейкам заданного поля адресов и взаимосвязь между адресными ячейками. Этот тест является наиболее тяжелым тестом для работы усилителей воспроизведения, что позволяет наиболее полно судить о работоспособности запоминающих устройств. Недостатком теста является его большой объем, что не позволяет производить многократные проверки данным тестом для установления области устой и вoi работы объекта проверки, особенно при проверке блоков памяти большой емкости.

Тест «шахматный порядок» (чередование циклически-переменного количества единиц и нулей) не позволяет выявлять некоторых редких взаимосвязей между ячейками памяти, однако применение этого теста дает возможность оценить работоспособность большеобьемных блоков памяти за приемлемое время и с установлением области устойчивой работы.

Совмещение теста «шахматный порядок» с тестами «бегающая «1» или «О» в рациональ5

60 б5 ном соотношении позволяет за относительно короткое время производить оптимальную оценку блоков памяти. Например, при проверке адресных взаимосвязей тестом «бегающая

«1», а разрядных — тестом «шахматный порядок», обеспечивается оптимальный контроль всех возможных взаимосвязей с резким уменьшением времени проверки, что полезно при установлении области устойчивой работы блоков памяти. Сокращение времени проверки с обеспечением достаточной точности контроля получается также при проверке блоков памяти, состоящих из нескольких конструктивно законченных накопителей. При этом целесообразно контроль взаимосвязей внутри каждого накопителя проводить тестом «бегающая единица», а взаимосвязи между накопителями могут выявляться значительно коротким тестом «шахматный порядок».

Тест «переменного циклирования» (с произвольно выбранным положением единиц и нулей в поле адресов) является специальным тестом для проверки конкретных взаимосвязей между определенными группами элементов памяти и позволяет судить о работоспособности блоков памяти в заданных конкретных ситуациях.

На разных этапах создания блоков памяти и их эксплуатации (лабораторно-отработочных испытаниях и исследованиях,возможностей, типовых, приемо-сдаточных и периодических испытаниях) необходимо иметь различные по глубине данные об их работоспособности, для чего ограничивают полноту контроля тем или иным тестом, с той или иной степенью достоверности результатов контроля, достаточными для каждого конкретного случая.

Устройство для контроля блоков памяти работает следующим образом.

Блок управления по команде с программного блока посылает сигналы «+1» в счетчик адресных операций, модуль пересчета в котором установлен программным блоком в соответствии с тестом проверки и с выбранным видом проверки (проверка накопителя, усилителей воспроизведения, адресного ко 1мутатора объекта проверки), а также в соответствии с типом объекта проверки (блок памяти, накопитель, дешифратор и т. д.) и в зависимости от заданной полноты контроля (от этапа контроля). Блок формирования адресов производит поочередную выдачу адресов в объект проверки в соответствии с кодом счетчика адресов, начальное состояние в котором (начальный адрес) установлено программным блоком. В зависимости от команды, выдаваемой счетчиком адресных операций, и в соответствии с состоянием дешифратора, г свою очередь зависящего от состояния счетчика циклов(от порядкового номера цикла), блок формирования адресов осуществляет преобразование кода счетчика адресоз, обеспечивая необходимый порядок перебора я,еек объекта проверки (естественный, много526954 кратный, чередование выбора ячеек с прямым и инверсным соотношением адресов и разрядов адреса и т. д.).

Обращение к той или иной ячейке памяти в необходимом режиме (записи, считывания, считывания без регенерации и т. д.) осуществляется посредством сигналог, выдаваемых блоком 15 формирования сигналов у. равления по командам блока управления и проггаммного блока.

Счетчик адресов производит пересчет ячеек памяти, к которым производилось обращение, в естественном порядке. Начальный и конечный адреса, задаваемые программным блоком соответственно счетчику адресов и блоку сравнения адресов, определяют поле контролируемых ячеек памяти каждого этапа проверки (цикл проверки). При переходе от одного цикла проверки к другому счетчик циклов осуществляет пересчет этих циклов.

В зависимости от типа проверяемого блока и от вида проверок производится задание программным блоком 2 в блок сравнения количества циклов кода, по достижении которого счетчиком циклов в блок управления выдается команда на переход к следующему этапу контроля. Одновременно выдается в коммутатор 12 команда на изменение порядка следования разрядов числовой информации, записываемой в проверямый блок памяти блоком формирования чисел.

В первом цикле обращение к выбранному полю адресов производится в режиме «запись». На блок формирования чисел поступает сигнал с блока сравнения циклов, являющийся признаком наличия во всех разрядах числа одних единиц либо нулей.

Блок сравнения циклов имеет соединение с блоком формирования адресов, код которого сравнивается или с кодом счетчика циклов или с кодом программного блока, а разряды, участвующие в сравнении, задаются программным блоком или дешифратором.

Если программный блок задает режим контроля «шахматный порядок», то в блоке сравнения циклов сравниваются коды блока формирования адресов и программного блока, а разряды сравнения задаются дешифратором.

В случае реализации режима «бегающая

«1» или «0» в блоке 9 сравнения циклов сравниваются коды блока 5 формирования адресов и счетчика циклов, а разряды сравнения задаются программным блоком 2. При исключении из сравнения старших разрядов изменяется период следования «изолированных единиц» либо «нулей», а исключая младшие разряды из сравнения, изменяется количество «единиц в каждой группе, количество которых в заданном поле адресов определено старшими разрядами.

Для осуществления режима «переменного циклирования» код сравнения и разряды сравнения задаются программным блоком 2 каждый раз при переходе от одного цикла

«запись — считывания» по всему заданному

G0

65 полю адресов к другому циклу. Кроме этого, нри переменном циклпрованпи в формировании чисел принимает уч":c"òпе счетчик адресных операций, изменяю..ц.й кодовую комбинацию в заданных разр;..ах с 1рямой па ш.версную и, наоборот, од::с::ремснно со сменой а леса в блоке формирования адресов при неизменном состоянии счетчика адресов. Персме:; toe циклнрованпе задает специальные режимы работы. необходимые при исследовании работоспособности блоков памяти на этапе их лабораторно-отработочных испытаний, а также для создания необходимых проверок компонентов блоков памяти.

После осуществления цикла «запись» по всему полю адре."ов блок управления по сигналу блока сравнения адресов переводит систему на режим «Считывание». посылая соответствующий сигнал в блок формирования сигналов управления и разрешая работу блока анализа и амплитудно-временного дискриминатора.

Блок china.ttt3a осуществ itteT a каждом цпк ie обращсния сравнение кодов из блока памяти с кодами. поступающими с блока формирования чисел, в режиме «бегающая «1» или «О», а также с кодом счетчика адресов и командами дешифратора в режиме «шахматный порядок» и в режиме «переменного циклирования».

В последнем случае происходит охват контролем аппаратурного состава самого устройства, что повышает точность контроля, и в случае возникновения неисправностей разграничивает неустойчивую работу блока памяти от устройства.

Амплитудно-временной дискриминатор 14 производит в каждом цикле считывания из блока памяти оценку амплитудно-временных параметров в заданный программным блоком момент: амплитуды «единицы» и «нуля» и периода обращения амплитуды единичного и нулевого сигналов в соответствии с эталонной эпюрой или уровней «единицы» и «нуля», задаваемыми программным блоком 2, и в соответствии с признаками «больше» вЂ” «меньше», указываемыми блоком управления. То есть, наряду с установлением факта неисправности в предлагаемом устройстве производится установление характера неисправности в динамическом непрерывном режиме, что резко повышает точность результатов контроля по сравнению с результатами, получаемыми при проверке блоков памяти известными устройствами и системами.

В случае отсутствия сигналов «Брак» с блока анализа и с амплитудно-временного дискриминатора и содержимому счетчика циклов после окончания цикла обхода заданного поля адресов прибавляется «1», и цикл запись — считывание продолжается. При этом в режиме «бегающая «1» или «О» информация перемещается на один адрес. В режиме «шахматный порядок» информация является функцией сравнения следующего (старшего) разряда, выбираемого дешифратором, и

526954 базы,юю и, i d ерли

ЦНИИПИ Заказ 2131/7 Изд. № 1670 Тираж 723

Подписное

Типография, пр. Сапунова, 2 кодов программного блока и блока формирования адресов.

По сигналу блока сравнения количества циклов по окончании одного этапа контроля на коммутатор 12 поступает команда с блока 5 управления нг проверку взаимосвязи очередного разряда со всеми остальными или по окончании перебора блоком формирования чисел всех комбинаций — на контроль очередным тестом. При проверке разрядных взаи- 10 мосвязей блок формирования чисел передает код с блока сравнения циклов в один из разрядов числа, выбранный коммутатором 12, прямым кодом, а в остальные — инверсным кодом, в зависимости от команды, поступаю- 15 щей со счетчика адресных операций, или наоборот, в выбранный разряд — инверсным кодом, а в остальные — прямым.

По сигналам с коммутатора 12 и с блока сравнения количества циклов блок управле- 20 ния переводит систему к очередному этапу контроля или изменяет один из воздействующих параметров питания, синхроимпульсов, уровней входных сигналов, уставки сигналов, положения стробов контроля в блоке анализа 25 или в амплитудно-временном, дискриминаторе.

Устройство для контроля блоков памяти может широко применяться также для проверки компонентов ОЗУ: дешифраторов, уси- 30 лителей-формирователей, накопителей, сочетая возможности задания последовательностей кодовых комбинаций на их входы с изменением амплитудно-временных параметров воздействий и с анализом и оценкой параметров выходных сигналов объекта проверки.

Формула изобретения

Устройство для контроля блоков памяти, содержащее счетчик адресов, подключенный и блоку формирования адресов, блоку сравнения адрссог, и блоку анализа, коммутатор, соединенный с блоком формирования чисел, счет гик циклов, подключенный к блоку сравнения адресов и блоку сравнения циклов, блок формирования сигналов управления, соединенный с программным блоком и блоком управления, отлич ающееся тем, что, с целью повышения надежности работы устройства и точности контроля, оно содержит счетчик адресных операций, дешифратор, блок сравнения количества циклов и амплитудно-временной дискриминатор, входы которого подключены к выходам счетчика адресов, программного блока и блока формирования чисел, а выход — к блоку управления, ; ходы счетчика адресных операций соединснь: с программным блоком и блоком управления, а выходы — с входам счетчика адресов, блока формирования адресов и блока формирования чисел, вход дешифратора подключен к выходу счетчика циклов, а выходы — к входам блока анализа, блока формирования адресов и блока сравнения циклов, входы блока сравнения количества циклов соединены " программным блоком и выходом счетчика циклов, а выходы — с входами коммугатора и блока управления.