Устройство умножения частоты следования импульсов

Устройство умножения частоты следования импульсов

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

< и 528695

Са;оз Советских

С иалистических

Респчблик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт, свид-ву (51) М Кл г Н ОЗК 5/01 (22) Заявлено 04.05.75 (21) 2130784/21

Ф. с присоединением заявки тче 2129986/21

Гасударственный комитет

Совета Министров СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 15.09.76. Бюллетень чв 34

Дата опубликования описания 06.12.76 (53) УД К 681.374.44 (088.8) (72) Автор изобретения (71) Заявитель

Ю. В. Каллиников

Научно-исследовательский и проектный институт по комплексной автоматизации нефтяной и химической промышленности (54) УСТРОЙСТВО УМНОЖЕНИЯ ЧАСТОТЫ СЛЕДОВАНИЯ

ИМПУЛЬСОВ

Изобретение относится к автоматике и вычислительной технике и может быть использовано для уменьшения динамической ошибки и расширения динамического диапазона при умножении частоты следования импульсов.

Известно устройство умножения частоты следования импульсов, основанное па обратно-пропорциональном преобразовании .в частоту кода, пропорционального периоду входной частоты, уменьшенному в число раз, равное коэффициенту умножения и содепжащее последовательно соединенные формирователь, блок умножения и преобразователь кода (1) .

Наиболее близким по технической сущности к данному изобретению является устройство умножения частоты следования импульсов, содержащее генератор опорной частоты, блок управления, два делителя частоты, каждый из которых состоит из вычитающего счетчика и регистра памяти,,соединенных через вентиль ввода кода, управляющий вход которого подключен к выходу вычитающего счетчика, и суммирующий счетчик, кодовый выход которого через вентиль переноса кода соединен с установленным входом регистра памяти первого делителя частоты, при этом выход генератора опорной частоты подключен ко входу вычи ающего счетчика первого делителя частоты непосредственно, а к счетному входу суммирующего счетчика — через второй делитель частоты, установочный вход которого подключен к клемме источника ВходнОГО сиГнала (2).

Недостатками указанных устройств являются запаздывание на текущий период, ограниченная динамическая точность, уменьшающаяся с увеличением скорости изменения входного сигнала, и узкая динамическая область применения, в основном для медленно изменяющихся входных сигналов.

Целью изобретения является повышение быстродействия и точности работы устройства.

Для этого в устройство введены два дополнительных делителя частоты, переключающий элемент, блок вычитания частот, умножитель частоты, блок суммирования частот, триггер и дополнительные вентили переноса кода, 20 причем выход первого делителя частоты и выход первого дополнительного делителя частоты через переключающий элемент подключены ко входам блока вычитания частот, выход которого через триггер соединен с перовым

25 входом блока суммирования частот и через второй доно 1HIITcльный делитель частоты с первым входом умножителя частоты, выход которого подключен ко второму входу блока суммирования часто г, третин вход которого

30 соединен с выходом переключающего элемен528G95 та, управляющий вход — со знаковым выходом блока вычитания частот, а выход является выходом устройства, при этом выход генератора опорной частоты подключен к импульсному входу первого дополнительного делителя частоты и ко второму входу умножителя частоты, а установочные входы дополнительных делителей частоты подклю

KOTOPOI О ПОДКЛЮЧЕНЫ К УПРЯВЛЯIОЩИМ ВХОДЯМ умнОжителя

На чертеже показана структурная электрическая схема предлагаемого устройства.

Устройство содержит генератор 1 опорной частоты; четыре делителя частоты 2 — 5, каждый из которых состоит из вычитающего счетчика 6, регистра памяти 7 и вентилей 8 переноса ь.!да по числу разрядов счетчика и регистра, сумм:1рующий счетчик 9 импульсов; вентил;1 10 †переноса кода в делители частоты 3, 4, 5; нереключаю1ций элемент 13; блок 14 вычиi àíèÿ частот; умножитель 15 частот; блок 16 суммирования частот; блок 17 управления и триггер 18 со счстным входом.

Работает устройство следующим образом.

Выходные импульсы генератора 1, следующие с высокой частотой f

ВХОДЫ ВЫЧИТЯIОЩИХ СЧЕТ

f = — o

f(Эти импульсы поступают на счетный вход суммирующего счетчика 9, на сбросовый вход которого поступают ситналы управления от блока 17 управления. В блоке управления пз импульсов входной частоты f„(t) формируются сигналы, управляющие последовательностью работы всех блоков устройства. Сигналы сброса на суммирующий счетчик 9 поступают .при приходе каждого импульса входной частоты, в результате чего в суммирующем счетчике 9 подсчитываются импульсы входной частоты за время, ра вное периоду входной частоты, а на кодовых выходах счет

50 от блока !7 переписывается в предварительно очишеппые регистры памяти делителя частоть1 5 и одного из делителей IЯBс1оты 3 или 4 в

BBIICIIXi0CT ;1 О . ОГО, В ПЯМЯТИ КЯКОГО ИЗ НИХ храп!!тся код, пропорционял1яlыи предьlдуще му периоду. Если код предыдущего периода !

7 1.; i зятlисаll tB памяти делителя частоты 4., то код очередного .периода Л т; запишется в память делителей частоты 3 и 5. Обратный код NтT из регистра, памяти 7 делителя частоты 3 каждым импульсом с выхода вычитающего счетчика 6 через вентили 8 записывается в этот счетчик, установленный первоначально в положение 2" — 1 (n — число разрядов счетчика). После списания из вычитающего счетчика 6 записанного в него кода импульсами входной частоты fo генератора 1, на выходе вычитающего счетчика 6 появляется новый импульс, повторяющий процесс деления. Импульсы на выходе,вычитающего счетчика 6 иу ут появляться с частотой

F„(t ) -=- >" =- К f„(t;). тг

Таким образом, на выходе делителя частоты 3 образуется частота, увеличенная:в К раз по сравнению с входной.

Для получения частоты, пропорциональной производной входного сигнала, в устройство введен частотно-импульсный быстродействующий дпфференциатор, образованный двумя делителями частоты 4, 5, вентилями 11, 12

Ввода кода, п< рекл1очающим элементом 13 и блоком 14 вычитания частот. Блок 17 управления управляет работой устройства так, что, если после «i-го» такта умножения в памяти делителей частоты 3 и 5 введен код «i-го» периода Л;-;. Соответственно в следующий «i+

+1» такт умножения код «L — 1» периода будет,-:àï; сап! в память делителей частоты 4 и

5. Благодаря такому управлению на выходе делителя частоты 3 и 4 всегда будут образовываться частоты, отстающие одна от другой на предыдущий период входной частоты. Так после «i-ro» такта на выходе делителя частоты 3 изменится частоты и будет соответствова .ь выражению (3), а на выходе делителя частоты 4 останется прежняя частота, соотВетствующая «I — 1» периоду и равная

r,() = r-. у,— т) =- к.,(, - — т,). (4) Импульсы с выходов делителей частоты 3 и 4 поступают через переключающий элемент 13 на входы блока вычитания частот.

Переключающий элемент 13 управляется от блока 17 таким образом, что в момент прихода очередного импульса входной частоты выходы блока 13;переключаются, меняясь местами, благодаря чему на одном из его выхо„"0â Всегда будет опережающий по времени сигнал. На вход блока 13 вычитания частот годаются импульсы частот, задержанных один относительно другого на величину пер иода входной частоты. Как известно, при выгитании из исходного сигнала J (tl) задер528695 жанного F (t; — Т;), получается частота, пропорциональная первой производной исходного сигнала и времени задержки:

tfF» (tI) — х(tI) х(tI — Т1): Р.о (tI) Т1 + 5

+ Г (Т) Т -... Г () т+ -К=К f (t,) Т,, (5) где R — —..:мма отброшенных членов ряда Тейлора, представляющая собой методическую ошибку и стремящаяся к нулю при уменьшении времени задержки и малых значениях высших произ(водных на этих интервалах. 15

Чтобы получить частоту, не зависящую от периода изменения входной частоты, выходную частоту блока вычитания частот делят в делителе частоты 5 на код, (пропорциональный

«i-му» периоду. Импульсы с частотой AF„(t;) 20 поступают на импульсный вход делителя частоты 5, в память которого занесен код Ут; из суммирующего счетчика 9. На выходе делителя частоты 5 образуются импульсы, следующие с частотой 25

Р(t,)= — = ((1,), (6)

fî т. е. пропорциональной только производной входного сигнала. 30

Импульсы с частотой Р, ® с выхода делителя частоты 5 поступают на вход счетчикаинтегратора умножителя частоты 15, на вход счетчика-делителя которого поступают импульсы с частотой fo с генератора 1. Умножи- З5 тель частоты выполняет роль частотного интегратора и запускается по сигналу управления с блока управления. На выходе умпожителя частоты образуется частота

t 40

,(() =Я, ГД,)а = Kf.у,) t=-Khf (f (7) о где t — время, меняющееся от 11 до г((.

Таким образом, на выходе умно>кителя частоты образуется частота, изменяющаяся линейно во вре:;спи с коэффпциен-o>I, равным производной умио>ке1 по 1 частоты, т. е. осуществляется ш тегрирование во времени частоты, прогори:IGI à n;iiori производной умноженной частоты.

На входы блока суммирования частот поступают импульсы с выхода умно>кителя частоты с частотой F(t;:), с вы."(ода переключающего элемента 13 с частотой F;(t;) и с выхода б "IQHB 14 вы (ита11ия частот, поделенной HB два в триггере 18 со счетным входом, с частотой — ЛЕ,(t;). Управляет работой блока суммирования частот знаксзый cill пал

sign f,.(t;) с выхода блока в; ikITB;пя частот, I.QTopbIH характеризует знак Грирягцения умно>кенной частоты и производной входного сигнала, В зависимости от этого знака к час- б5 тоте F,.(t;) прибавляются или из нее вычита1 ются частоты — ЛР„(4) и F.-(t;).

Блок суммирования частот может быть построен на блоках вычитания частот по числу входных сигналов с вводом промежуточной частоты. Тогда она легко перестраивается с суммирования на вычитание частот. Частота на выходе блока суммирования частот для текущего «i+ I-го» периода будет равна

Формула изобретения

Устройство умножения частоты следования импульсов, содержащее генератор опорной частоты, блок управления, два делителя частоты, каждый из которых состоит из вычитающего счетчика и регистра памяти, соединенных через вентиль ввода кода, управляющий вход которого подключен к выходу вычитающего счетчика, и суммирующий счетчик, кодовый выход которого через вентиль переноса кода соединен с установочным входом регистра памяти первого делителя частоты, при этом выход генератора опорной частоты подключен ко входу ьычитающего счетчика первого делителя частоты непосредственно, а к счетному входу суммирующего счетчика — через второй делитель частоты, установочный вход которого подключен к клемме источника входного сигнала, о т л и ч а ю шее с я тем, что, с целью повышения быстродействия и точности работы устройства, в него введены два дополиителы(ых делителя частоты, переключающий элемент, блок вычитания частот, умножитель частоты, блок суммирования частот, триггер и дополнительные вентили переноса кода, причем выход первого делителя частоты и выход первого дополнительного делителя частоты через переключающий элемент подкл(1очены ко входам блока (вычитания частот, выход которого через триггер соединен с первым входом суммирования частот и через второй Jollолннтельный делитель частоты с первым входом умножптеля частоты, выход которого подключен 1 о второму входу блока суммирования частот, третий вход которого соеди1(ен с выходом переключающего элемента, управляющий вход — со знаковым выходом блока вычитания частот, а выход является выходом устройства, при этом выход генератора опорной частоты подключен к импульс ому входу первого дополнительного делите.(ki частоты и Но Второму 13\Од умножител(1 частоты, а ) OTBновочkibke входы дополниТЕЛЬНЬ Х СЛ iTCЛЕЙ IBCTOTbl ПОД! ЛIОЧСПЬ1 l(1 О— доло:;.:ó 13ь(ходу су:,(м»ру)ощего счет игкя через

3cïo.1I и c, lbnb.c веl)тилп пе,)еноса кода, > ïразлaiobi11 е ьходы кoTopblx соединены с одними выходами блока управления, другие вы528695 й|х М

Составитель М. Аудринг

Техред Е. Подурушина

Корректор T. Гревцова

Редактор Н. Каменская

Заказ 2319/19 Изд. № 1620 Тираж 1029 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 ходы которого подключены к управляющим входам умножителя частоты и переключаюп1его элемента, к сбрссовым входам суммирующего счетчика и регистров памяти первого и двух дополнителыных делителей частоты.

Источники информации, принятые во внимание при экспертизе:

1. Лвт. св. № 354546, кл. Н ОЗК 5/00, 1972.

2. Авт. св. № 357668, кл. Н ОЗК 5/01, 1973

5 (прототип).