Устройство для преобразования временных интервалов в цифровой код

Устройство для преобразования временных интервалов в цифровой код

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛ1СТВУ (11)531124 (61) Дополнительное к авт. свид-ву (22) Заявлено 12.05.75 (21) 2138546/10 с присоединением заявки № (23) Приоритет (43) Опубликовано 05.10.76. Бюллетень № 37 (45) Дата опубликования описания16.02.77 (51) М. Кл.1

604 7 10/04

Государственный комитет

Совета Министров СССР по делам иэооретений и OTKpblTHH (53) УДК 681.11 (088.8) (72) Автор изобретения

Ю. П. Никитин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ВРЕМЕННЫХ

ИНТЕРВАЛОВ В ЦИФРОВОЙ КОД

Изобретение относится к области аналого-цифровых преобразователей и может быть использовано при измерении временных интервалов с выводом данных на элек»ронно-вычислительную машину. 5

Известны устройства (2) для преобразования временных интервалов в цифровой код, в которых измеряемый интервал заполняется импульсами, число которых представляется в коде.

Известно также устройство $13 для преобразования временных интервалов в цифровой код, содержащее блок запоминания, генератор опорного сигнала, блок коррекции, схему сравнения, индикатор совмещения, делитель частоты, вход которого объединен с входом блока коррекции и подключен к генератору опорного сигнала, статический регистр, входы которого соединены с выходами блока запоминания, а выходы— с входами схемы сравнения, выход которой подключен ко второму входу блока коррекции, сумматор, суммирующие входы которого подключены соответственно к выходам индикатора совмещения и блока эапомина25 ния, вход которого в свою очередь подключен к выходу сумматора, программный блок, вход которого объединен с входом индикатора совмещения и подключен к выходу блока коррекции, а выходы соответственно — к блоку запоминания делителю частоты и сумматору, причем входом устройства служит вход индикатора совмещения. Однако невоз-. можно измерить непосредственно величину нестабильности временных интервалов, длительность которых может изменяться по слуслучайному закону.

Цель изобретения — расширение функциональных возможностей устройства. Для этого в него введен блок регистрации пределов нестабильности временных интервалов и дешифраторы чисел от "1" до "и1, причем входы дешифраторов подключены к соответствующим разрядам делителя частоты, а выходы — к входам блока регистрации пределов нестабильности временных интервалов, сигнальный вход которого объединен со входом устройства, входы установки начального состояния, начала отсчета и запрета записи соединены с соответствующими выхоПри появлении входного сигнала шины

13 на входе формирователя 98 с выхода этого формирователя выдается сигнал, временная позиция которого соответствует моменту окончания входного сигнала шины

13. Этот сигнал, сформированный по амплитуде и длительности, подводится ко вторым входам схем "И" 14-23 через соответствующие схемы "ИЛИ" 53-62. При этом срабатывает одна или две смежные схемы "И"

14-23. Причем только одна схема "И" из группы 14-Д3 срабатывает при совпадении сигнала с формирователя 98 со строб-импульсом шин 99-108 одного из дешифраторов, а две смежные схемы "И" могут сработать при попадении сигнала с формирова теля 98 на границу между смежными стробимпульсами. С выходов схем "И" 14-23 сигналы поступают через схемы "ИЛИ"

63-72 на единичные входы триггеров памя ти 84.-93, переключая их в единичные состояния. Триггеры памяти 84-93 запоминают моменты окончания входных сигналов шины 13 относительно шины сигнала начала отсчета 110. Если сигнал с выхода формирователя 98 проходит через две смежные схемы "И" из группы 14-23, в единичные состояния переключаются два соответствуюших триггера памяти из группы 8493. Исходное состояние триггеров 84-93нулевое. Оно задается сигналом начальной установки 109, поступающим на нулевые входы триггеров памяти в начальный момент работы. устройства по команде из программного блока. Триггерам памяти 8493 присвоены разряды, которые обладают весом соответственно своему функциональному положению. Расположение триггеров памяти в порядке возрастания веса разрядов следующее: 84, 85, 86, 87, 88, 89, 90, 91, 92, 93. Самый младший разряд

84, самый старший — 93, Соответственно разрядам их веса следующие 1, 2, 3, 4, 5, 6, 7, 8, 9, 10. Каждый из триггеров памяти 84-93 с момента переключения в единичное состояние выдает через схемы

"ИЛИ" 53-62 разрешающие сигналы на соответствующие схемы "И" 14.-23, разрешая прохождение строб-импульсов с шин

99-108 даже при отсутствии входных сигналов шины 13 в текущем и последующих циклах работы. Кроме того, с выхода триггеров памяти 84-93 вьгдаются: а) сигналы, поступающие на входы схеМ

И" 32-40, соответственно разрядам памяти, с единичных выходов триггеров па- i мяти 84-92. При переключении триггеров ;

84-92 в единичные состояния эти сигналы являются разрешающими, а при нулевом состоянии триггеров — запрещающими; б) сигналы, поступающие с нулевых вы124 8 ходов триггеров памяти 85-93 через схемы "ИЛИ" 73-80 или непосредственно на вторые входы схем "И 32-40.

Эти сигналы являются для схем "И"

32-40 разрешающими при нулевом состоянии соответствующих триггеров памяти

85-93, а при переключении их в единичные состояния — запрещающими. На третьи входы схем "И" 32-40 поступают соответ=твенно разрядам памяти строб-.импульсы с шин 99-107.

Таким образом, в исходном нулевом состоянии триггеров 85-93 выходные сигналы, поступающие с их нулевых выходов через схемы "ИЛИ" 73-80 или непосредственно на вторые входы схем "И" 32-40, явля ются разрешающими для этих схем "И", но с момента переключения любого из триггеров 85-93 в единичное состояние выходной сигнал с него становится запрещающим, причем только для тех схем "И", которые соответствуют всем более младшим разрядам триггеров памяти по отношению к перйключающемуся в единичное состояние.

С каждым циклом работьг устройства происходит запоминание и накопление информации о временном положении конца входного сигнала шины 13 относительно шины сигнала начала отсчета 110, т.е. происходит поиск и определение максимального и

ЭГ минимального отклонений положения конца входного сигнала шин 13 относительно шины сигнала начала отсчета 110. Следовательно, с течением времени определяются крайние младший и старший разряды триг

ЗЭ геров памяти, переключившихся в единичные состояния, Эти крайние триггеры и являются определяющими при формировании и регистрации пределов нестабильности временного поло © жения конца входного сигнала шицы 13 относительно шины начала отсчета 110 °

Формирование пределов нестабильности временных интервалов производится с первого цикла работы устройства и протекает непрерывно в каждом последующем цикле работы. Процесс поиска с каждым циклом работы приближает сформированные пределы нестабильности временных интервалов до установившегося значения.

Сигнал с выхода из схем "И" 14-23, соответствующей самому младшему разряду триггеров памяти 84-83 из всех переключившихся в единичные состояния, проходит через схему "ИЛИ" 82 на единичный вход триггера 95 и переключает его в единичное состояние.

Триггер памяти самого старшего раз ряда из всех переключившихся в единичные состояния, выдает запрещающий сигнал че1124 i0 б

В

l5

20 э

36

//

66

9. 53 рез схемы "ИЛИ" 73-80 или непосредственно на вторые входы схем "И" 32-40, соответствующие всем более младшим раз рядам. Одновременно с этого триггера выдается разрешающий сигнал на соответствующую данному разряду схему "И// 32-40, через которую с момента переключения триггера в единичное состояние проходит строб-импульс, соответствующий этому раз ряду памяти, и через схему "ИЛИ// 81, схему "НЕ" 96 поступает на единичный вход триггера 94, переключая его в единичное состояние. Сигнал, соответствующий старшему разряду памяти, проходит на вход схемы "ИЛИ// 81 непосредственно с выхода схемы "И// 23.

В исходное нулевое состояние триггеры

94 и 95 переключаются сигналами шины начала отсчета 110, подаваемыми на нулевые входы триггеров. В этом состоянии с единичного выхода триггера 94 на один вход схемы "И// 41 выдается разрешающий сигнал, а с нулевого выхода триггера 95 на другой вход схемы "И// 41 — запрещающий сигнал. При переключении триггеров

94 и 95 в единичные состояния с триггера 94 на вход схемы "И// 41 выдается запрещающий сигнал, а с триггера 95— разрешающий. Таким образом, на. ыходе схемы "И// 41 формируется сигна пины

111, определяющий своей длителы.: стью пределы нестабильности временного положения конца входного сигнала шины 13 относительно шины сигнала начала отсчета 110. Схема "НЕ"96 переключает триггер 94 в единичное состояние задним фрон том сигнала, прошедшего через схему "ИЛИ

81. Это необходимо для того, чтобы сформировать верхний, максимальный предел нестабильности на позиции первого тактового импульса, следующего с генератора опорного сигнала по окончании сигнала с формирователя 98 с максимальным выявленным отклонением относительно сигнала начала отсчета 110 в текущем цикле измерений.

Преобразование временных интервалов в код происходит следующим образом.

Если некоторые из триггеров памяти

82-93 между крайними младшим.и старшим разрядами триггеров, переключившимися в единичное состояние, не переведены в единичные состояния входным сигналом шины

13, то, поскольку они входят в пределы нестабильности измеряемых временных интералов, эти триггеры также переключаются в указанные состояния с помощью схемы формирования кода, состоящей из схем "И" 24-31, 42 схемы "НЕ" 97 и схемы "ИЛИ// 83.

На входы схемы "ИЛИ 83 подаются строб-импульсы с шин 100-107, т.е. все сигналы с дешифраторов чисел, кроме сигналов с дешифратора числа "1" и числа

" " равны 10. С выхода схемы "ИЛИ//

83 эти сигналы поступают на один вход схемы "И" 4.2, на второй вход которой подаются через схему "ИЛИ// 82 и схему

"НЕ// 97 сигналы с выходов схем "И//

14-23, а на третий вход подводится сигнал с выхода схемы "И" 41, соответствующий по длительности сформированным пределам нестабильности. Сигнал с выхода схемы

"И// 42 подается на объединенные первые входы схем "И" 24-31, на вторые входы которых подаются строб-импульсы с шин

100-107 соответственно. Выходы схем

"И" 24-31 подключены через соответствующие схемы "ИЛИ" 64-71 к единичным входам триггеров памяти 85-92. Таким образом, в случае, если некоторые из триггеров памяти между крайними, переключившимися в единичные состояния, находятся в нулевом состоянии, то на выходе схемы "И" 42 формируется сигнал, который, проходя через соответствующую схему И"

24-31 и "ИЛИ// 64-71, переключает эти триггеры в единичные состояния.

Следовательно, код, зафиксированный в ячейках памяти устройства регистрации

I имеет вид, например, 0001111110, где общее число разрядов равно " д " равно

10, а серия "0" прерывается сериеи "1", определяющей пределы нестабильности измеряемого временного интервала. Код„ соответствующий вышеуказанному, но только в импульсном выражении, выдается HG вы ход устройства регистрации параллельным кодом с выходов схем "И// 14-23 по соответствующим шинам выходного кода 112121. Информация в ячейках памяти устройства регистрации очищается сигналом шины начальной установки 109, а заносится по команде с программного устройства при измерении нескольких временных интервалов из запоминающего устройства по шинам кода 122-131, поступающего через схемы "И// 43-52, схемы "ИЛИ" 63-72 на соответствующие триггеры памяти 8493. При этом сигнал, выдаваемый на объеди .ные входы схем "И// 43-52 с шины сигнала запрета записи 132, является разрешающим. Сигнал запрета записи кода из запоминающего устройства в устройство регистрации выдается по шине

132 с программного устройства в определенные моменты времени. Например, при совмещении начала цикла работы формирующего устройства с импульсом начала измеряемого интервала времени в начальном цикле совмещения сразу же после записи в устройстве регистрации кода из

11 531 сс-.рин N " симвэ ов "1 с программного устройства выдается сигнал зытрета запис и по шине 132. Это позволяет управлять кодом, записываемым в статический регистр из запоминающего устройства, не затраги> вая кода, записанного в ячейках па:.мти блОка регистрации пределов нестабильности

Ф Ормула изобретения

Устройство для преобразоваиия вр мэн-. ных интервалов в цифровой,код,. Содержа-щее блок запоминания, генератор опорного сигнала, блок коррекции, схему сравнения, индикатор совмещения, делитель частоты, вход котэрэго объединен с входом блока кс>рре к рекции и подключен к генератору опор-. ного сигнала, статический регистр, входы которого соединены с выходами олока запоминания, . выходы - с входами схемы сравнения, выход кэтэрой подключен к второму пхэду Олэка кэррекции> сумматор,суMt 1ируюши вхэды кэтэрэгэ подключены соответственно к выходам индикатора сэвмещения и блока запоминания, вход которого, в свою очередь подключен к выходу сумматора, програ

Ммный блок, вход кэтэрогэ объединен с вхо!дом индикатора совмешения и подключен к выходу блока коррекции, а выходы соот. ьетственно - к блоку запоминания, дели124 12 телы частоты и сумматору, причем входом устройства служит вход индикатора совметения, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных

Э возможностей устройства,в него введены блок регистрации пределов нестабильности

:временных интервалов и дешифраторы чисел от "1" до "й, причем входы дешифрато- ров подключены K соответствующим разрядам делителя частоты, а зыходы - к вхо дам блока регистрации цределов нестабиль ности временных интервалов, сигнальный вход которого объединен со входом устрон.—.

< стВа, ВхОды усгаловки начальнОгэ сОстояния, начала Отсчета и запрета записи сое-; дннены с соответствующими выходами про-, граммнэгэ блока, другие вхэды эбъединены с входами статического регистра, а

КОДОВЫЕ ВЫХОДЫ ПОП ЛЮЧЕНЫ ..О ВТОРЫМ входам сравнения, причем схема сравнения

М снабжена дополнительным кодовым выхоДОМ, СОЕДИНЕННЫМ С ДОПОЛНИТЕЛЬНЫМ КОДОвым входом сумматора.

Источники информации, принятые во внимание при экспертизы

25 1. Авторское свидетельство ССР

% 228356, кл. 604 7 2,0/00, 08. 10.68.

2. Авторскс з свидетельство СССР

М 326730, кл. Н 03 К 13!20, 19.01.72.

53ll24

100 101

103

105

106

107

108

6

154 о

158

155

1

159

151

16î

156

157

152

153

148

145

151

147

68

70

109

85

143

142

138

134 135

737

13В

140

33

134 135 138 137 138 1391401411421Ч3

110

9Б

711

700 101 102 103 104 105 1N 107

24 25 2б 27 28 29 30 31

1й 145 1116 / 7 /4Я 1 750 151

100 101 102 103/0410510b 107

152 153 1Ж 155 15б 157 158 159 1Б0 1bl

43 44 45 4 47 48 49 50 51 52

125 128 127 128 129 13Р 131

122 723 124

1 142 14 3

132 112 713 114 715 11б 117 118 119 120 121

4 uz.2

101

7b

702

77

78

104

79 80

10 !й

38 39 40

531124

Составитель В. Митряев

Редактор О. Филиппова Техред Н. Андрейчук Корректор В. Куприянов

Заказ 5402/125 Тираж 575 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5э

Филиал ППП "Патент", r. Ужгород", ул. Проектная, 4