Устройство для обработки и сжатия информации

Устройство для обработки и сжатия информации

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик (») 531158 (61) Дополнительное к авт. свид-ву (22) Заявлено14.06.74 (21) 20ЗЭ648/24 с присоединением заявки № (23) Приоритет— (43) Опубликовано05,10.76.Бюллетень № 37 (45) Дата опубликования описания14.02.77 (51) М. К

606 F 15/00

Гасударственный комитет

Совета Министров СССР аа делам изооретений и открытий (53) УДК 681.325 (088.8) А, N, Воловик, В. П. Грибок, 10. Н. Костин, С. М. Переверткин, О. H. Новоселов, Д, Я, Герман, Ю. И, Николаев, М, А. Казаков и А. М. Павлов (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ И СЖАТИЯ

ИНФОРМАЦИИ

Устройство относится к области автоматики и вычислительной техники и может быть использовано, в частности для сжатия объема измерительной информации в многоканальных системах телеметрии, использу- 5 ющих временное разделение каналов.

Известно устройство для сжатия информации $1), содержащее регистры текущей выборки и числа, сумматор, оперативную память, буферную память, счетчик ее запол- 0 нения и элементы И, ИЛИ, Недостатком таких устройств является низкое быстродействие, Наиболее близким к изобретению по технической сущности и достигаемому ре- i5 зультату является устройство для обработки и сжатия информации 2), содержащее регистр текущей выборки, информационный вход которого соединен со входом устройства, сумматор, один вход которого соеди- 20 нен с выходом регистра текущей выборки, с информационным входом оперативной памяти и информационным входом регистра числа, выход которого соединен с выходом устройства, первый синхронизируюший вход 25 которого соединен с тактовым входом буферной памяти и вычитаюшим входом счетчика заполнения, суммирующий вход которого соединен с управляющими входами оперативной памяти и оегистра числа, соединенного двусторонней связью с буферной памятью, элемент ИЛИ, элементы И и схему сравнения, Низкое быстродействие такого устройства обусловлено двумя операциями сравнения, которые охватывают полную разрядную сетку чисел, и сложностью аппаратуры, Причем операции сравнения происходят в разные такты работы устройства.

Белью изобретения является повышение быстродействия устройства и сокращение количества оборудования, Поставленная цель достигается тем, что устройство содержит первый и второй элемент И-НЕ, выходы которых и выход схемы сравнения соединены со входами элемента ИЛИ, выход которого соединен с другим входом сумматора, Прямые и инверсные выходы старших разрядов сумматора соединены с информационными входами со531158 ответственно первого и второго элементов

И-НЕ, управляющие входы которых соединены соответственно с прямым и инверсным выходами переноса сумматора и с управляющими входами схемы сравнения, Первая и вторая группы информационных входов последней соединены соответственно с выходами младших разрядов сумматора и выходами элементов И, первые входы которых соединены с выходами счетчика заполlO нения, а вторые — со вторым синхронизирующим входом устройства, На чертеже представлена блок=схема устройства, Устройство для сжатия информации содержит регистр 1 текущей выборки, сум15 матор 2, оперативную память 3, первый элемент И-HE 4, элемент ИЛИ 5, регистр числа 6, буферную память 7, счетчик заполнения 8, схему сравнения 9, элементы

И 10, второй элемент И-HE 11.

На чертеже обозначены: 12 первый и второй 13 синхронизиру ощие входы устройства, прямые 14 и инверсные 15 выходы старших разрядов сумматора, 16выходы младших разрядов сумматора, в од первого 17 и вход второго 18 слагаемых сумматора, 1 9 - входы схемы сравнения и 20 - вь ход устройства, Предлагаемое устройство может быть использовано для любой разрядности двоич- @ ного кода выборок и допустимого отклонения, Предположим, что код выборки - двоич-* ный десятиразрядный, а максимальная àïïàратура равна "7„" (111 ), Ha рассмат- " @

10 2 риваемом шаге апертура равна "4" (100 ).

Рассмотр м работу устройства для одноканальной c!4c емы-.

HG регистр текулей выборки 1 поступают через равные промежутки времени коды выборок. С выхода этого регистра параллельным кодом выборка поступает на вход первого слагаемого сумматора.

На вход второго слагаемого поступает параллельный обратный код с выхода оперативной памяти, где хранится значение последней неизбыточной выборки.

Сумматор — параллельный, причем выход переноса старшего разряда соединен @ со входом переноса, Рассмотрим случай, когда величина текущей выборки (содержимое регистра 1) больше неизбыточной выборки (содержимого оперативной памяти).

В этом случае сумматор дает единичный сигнал переноса, и на прямых выходах суМматора появляется прямой код разности, а на инверсных — обратный. Если разность больше максимальной апертуры (для рассматриваемого случая 111 ) то хотя бы @

2 на первом выходе из семи старших разоядов сумматора будет нулевой инверсный сигнал. В этом случае на выходе первого элемента И-НЕ оказывается единичный сигнал (поскольку на входы элемента 5 подаются инверсные выходы семи старших разрядов сумматора) . Единичный сигнал проходит через элемент ИЛИ 5 и разрешает запись содержимого регистра текущей вы= борки и регистр числа, оперативную память и буферную память, а также прибавляет единицу в счетчик 8 заполнения. Если разность, найденная сумматором, меньше максимальной апертуры, то схема сравне ния для трехразрядных ходов производит сравнение разности с величиной апертуры, При этом код апертуры поступает с выходов 16 на группу входов апертуры схемы сравнения и с выходов счетчика 8 через элементы И 10, Если разность между текущей и неизбыточной выборками, .найден-ная сумматором и поступившая на входы схемы сравнения, больше значения апертуры (для рассматриваемого случая 100 ), 2 то схема сравнения выдает сигнал на эле-мент ИЛИ 5. При этом содержимое регист= ра 1 записывается в регистр числа, оперативную память и буферную память, и к содержимому счетчика прибавляется едини-ца.

Если содержимое регистра текущей выборки меньше неизбыточной выборки из оперативной памяти, то сумматор выдает единичный сигнал инверсии переноса и обратный код разности на прямые выходы.

Если модуль разности, найденный сумматором, превышает величину максимальной апертуры (1 1 1 ), то хотя бы на одном

2 из семи старших разряд; =., сумматора ока зывается нулевой сигнал, В этом случае при единичной инверсии сигнала переноса старшего разряда на выходе второго элемента И-HE 11 формируется единичный сигнал, который, пройдя элемент ИЛИ 5,. разрешает запись в регистр 6, оперативнук память, буферную память и прибавление единицы в счетчик. Если модуль разности не превышает максимальную апертуру, то схема сравнения определяет больше ли модуль разности, чем значение апертуры, к торое поступает на группу входов апертуры 19 схемы сравнения. В случае превышения сигнал подается на схему ИЛИ 5, и содержимое регистра 1 переписывается в регистр 6, оперативную память, буферную память и к содержимому счетчика прибавляется единица.

Таким образом, на буферную память поступает неравномерный поток выборок из регистра 1 (неизбыточные выборки). Буфер531158 ная память предназначена для выравнивания во времени потока неизбыточных вь1борок, поэтому считывание с буферной памяти на выход устройства 20 происходит с равномерной частотой по сигналам, поступающим на первый синхронизирующий вход устройства, При считывании содержимое счетчика уменьшается на единицу. Для считывания информации из буферной памяти 7 вместо регистра числа может быть использован специальный вспомогательный регистр.

Счетчик заполнения 8 в зависимости от числа заполненных ячеек буферной памяти по сигналам, подаваемым на второй синхронизирующий вход устройства, устанавливает

l5 значение апертуры, с которой производится сравнение в схеме сравнения, причем большему заполнению соответству1от большие апертуры, С приходом нэвой текущей выборки цикл работы устройства для обработки и сжатия информации повторяется.

Изобретение позволяет примерно вдвое повысить быстродействие устройства и упростить схему сравнения {за счет сравнения лишь младших разрядов), Я

Формула изобретения

Устройство для обработки и сжатия информации, содержащее регистр текущей выборки, информационный вход которо! D соединен со входом устройства, сумматор, ОДИН ВХОД КОТОРОГО СОЕДИНЕН С ВЫХОДОМ регистра текущей Выборки, с информационным входом эпсративной памяти и информационным входом регистра числа,. выход котэрэгэ соединен с ВыхОдО 1 устрэйстВа, II&! вый синхронизирующий вход кэтэрогэ соединен с тактовым входом буферной памяти и вычитаюшим входом счетчика запэлны1ия, суммирующий вход которого соед1шен с управляющими входами оперативной памя и и регистра числа, сэединенно: D двухсторэл=. ней связью с буферной памятью, заеме..lт

ИЛ!1, элемент И и схему сравнен1я, 0 тли чаю ш е ес я те1, 1тэ, с цел=-.:.o повышения быстродействия . сокращен; я количества оборудования, эно содерж11т первый и второй элементы и-НЕ. вь1хэды кэ z0pbIx и Выход cx0! Ibi с!3аькени» сэедплены с0 Входами Рле1 1ента !Л "1, В1 хэд еОтэвэгО соединен с друг11м входом c:;„матора. прямые и инверсные выходы старi:..;::, аз1:ядов которэгэ соединены с инфэрг:,ац11ончып: входами соэтветстве111D:перво. 3 и втэрогэ элементов 3!-НЕ, упрзвл10щлс вэ.эдь: котэ! В1х с о един е11ы с 3 от ветс т =Ы13 : 113 ямы 1 11 !L

BcpcHblì вь1хэда. а переноса cj 5 матэра и с управляющими Входами схемы сравнен11я, первая и вторая группа lнфэрl .ац1 .ОИ1- ых Вхо

ДОВ КОТОРОЙ СОЕД1П1-=;.").i CD ОТ ГВЗ11НЭ выходами мла "их разряда с .:матэра !:. выходами "-aeментэв (!, .пэ! в=: входы которых соедш ены с Bb:хэдам1: чст illка запол=нения, а вторые — cD Втэрь1 . 01:.Их!30пизирующим входом устройства, АСТЭ 1111КИ 1П1Ш3В1 . Ц 1 l 1::Р Г -1Е BD ВНИмание при экспертизе:

1, Авторское сви детельс= В3 СССР . и 435552, к-., =-. 08 с 1 =, 00, 1 1972.

2. !!a-:. еит СУЛА X-,850.1 ;:-0, кл, 8 10-.

i 72,5, 1970.

531158

Составитель Ф. Шагиахметов

Редактор Л. Утехина Техред О. Луговая Корректор Н. Бугакова

Заказ 5370/150 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб„д. 4/5 филиал ППП "Патент", г. Ужгород, ул. Проектная, 4