Дублированная синхронная система для приема и передачи данных

Дублированная синхронная система для приема и передачи данных

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (!1) 533923

Со!ов Советских

Со: нвпнстических

Респубвик (61) Дополнительное к авт. свид-ву (22) Заявлено 11.04.75 (21) 2125915/24 с присоединением заявки № (23) Приоритет

Опубликовано 30.10.76. Бюллетень № 40 (51) М. Кл,-" (j; 06Г 3 04

Государственный ко(нитет

Совета Министров СССР по депав1 изобретений и открытий (53) УД Е 681.325 (088.8 ) Дата опубликования описаш!я 18.11.7б (72) Автор изобретения

Е. M. Зверев (71) Заявитель (54) ДУБЛИРОВАННАЯ СИНХРОННАЯ СИСТЕМА

ДЛЯ ПРИЕМА И ПЕРЕДАЧИ ДАННЫХ

Изобретение относится к области вычислительной техники, в частности к устройствам для приема и передачи данных, и может быть использовано для построения и-кратно резервированных систем передачи данных.

Известна дублированная система для приема и передачи данных, содержащая процессоры, коммутаторы и адаптеры. В этой системе процедура идентификации сигнала обращения адаптера к процессорам выполняется на основе использования межпроцессорного оомена или специального сравнивающего устройства.

Если процесс идентификации прошел неудовлетворительно, то процессоры должны выполнить либо повторное обращение к адаптерам, либо переходить в состояние диагностики, причем и то и другое требует программных затрат и значительного процессорного времени, что снижает производительность системы.

Из-за значительных временных затрат на выполнение повторного обращения к адаптерам количество этих обращений может быть недостаточным, чтобы отделить отказовую ситуац|но от нармальной, но связанной с текущим процессором выставления требования. В таком случае часто Вызывается диагностическая программа в нормально функционируюшей системе. Это является серьезным недостатком подобны;. систем.

Известна также дублированная синхронная система для приема и передачи данных, содержащая первый и второй процессоры свяЗИ, ЗЯПРОСНЫЕ ВХОДЫ КОТОРЫХ СОСДИНСНЫ С запросными выходами блоков коммутац.(» соответственно первой и второй групп, информационньш и синхронизнрую(ций выходы I-IO блока коммутаци|1 (i 2,...,!I) первой. второй групп соединены с первыми информационными

10 и сш(хроиизирующими входами (1 — 1)-10 блока ко.,(мутации соответственно перьои и rropoi rpy»1I, запускаIОщий Выход i-ГО О (0!ii коммутаци; (i = l,..., n — 1) первой, второй гру;ш соединен с запуска10щим В;Одом (i I-1) -ГО

15 блока коммутации (i =1,..., n — 1) соответственно первой и второй групп, информационный вход первого и второго процессоров связи соединен с информационным выходом первого блока коммутации соответственно первой

20 и второй групп, блоки сопряжения с каналами сьязи, первый и второй ин(рормациоиныс вь(ходы, первьш и второй синхроиизирующие выходы i-го (i=1,..., n) блока сопряжения с каналами связи соединены соотьстствс(ИО

25 Вторыми I(HI()0p. мационными и си;(хроииз (р?ющими входа.(и !- блоков коммутации (! =—

= 1,..., n) соответ тгенно нервои и второй групп блоков коммуташш. Первый и второи запускающие входы 1 -го (! n) блока соЗО пряжения с каналами связи соединены с вто533923

3 рыми запускающими выходами i-x (i= l,..., и) блоков коммутации соответственно первой и лорой груни, а группа входов — выходов каждого блока -опряжения с каналами связи соединена с соответствующей группой входов— выходов внешнего устройства.

Ооа процессора имеют одни и те же программы, которые выполняются приближенно синхронно, и выходная информация во внешние устройства выдается с частотой прерыванчя программ в фиксированные интервалы времени. В соответствии с обращением процессоров к заданному внешнему устройству последнее выдает в процессор и в устройство сравнения сигнал подтверждения принятого обращения. Сравнивающее устройство производит логическое сравнение принятых ответов. Если ответы не совпадают, то устройство сообщает об этом процессорам, которые в свою очередь организуют повторное обращение к внешнему устройству в том же такте прерывания (сканирования).

Известная система имеет ряд существенных недостатков. Наличие общего для дублированной системы устройства влечет за собой либо появление слабого звена в системе (если общее недублированное устройство выполнено на элементах той же надежности, что и другие устройства системы), либо для обеспечения требований по надежности необходимо значительное усложение сравнивающего устройства и связанных с ним устройств, а соответственно и увеличение аппаратуры. Введение третьей неунифицированной магистрали управления внешними устройствами со стороны устройства сравнения создает дополнительные неудобства в эксплуатации системы. Организация повторного обращения к внешним устройствам процессором снижает производительность системы в целом как из-за значительной продолжительности самой организации повторного обращения (многозвенная обратная связь внешнее устройство — процессор), так и из-за того, что это повторение выполняет сам процессор. Процедура установления отказовой ситуации при работе с внешними устройствами в программном плане является достаточно сложной.

Цель изобретения — повышение пропускной способности системы и сокращение оборудования путем упрощения идентификации синхронности параллельно работающих процессоров и выявления отказовой ситуации в случае неподключения одного процессора к требуемому адаптеру, снижение программных затрат, связанных с организацией обращения процессоров к адаптерам и диагностикой в случае установления неодноименного подключения их к последним.

Это достигается тем, что предлагаемая система содержит первый и второй блоки анализа возможности сеанса связи, причем синхронизирующий, сигнальный и информационный входы первого и второго блоков анализа возможности сеанса связи соединены с синхронизирующим, сигнальным и информационным выходами первого блока коммутации соответственно первой и второй групп, синхро5 низирующий и сигнальный выходы первого и второго блоков анализа возможности сеанса связи соединены с синхронизирующим и сигнальным входами соответственно первого и второго процессоров связи. Запускающие выходы первого и второго процессоров связи соединены с запускающими входами соответственно первого и второго блоков анализа возможности сеанса связи, запускающие выходы которых соединены с запускающими входами первых блоков коммутации соответственно первой и второй групп. Сигнальные выходы i-x (i=2,..., и) блоков коммутации первой и второй групп соединены с первыми сигнальными входами (i — 1)-х (i = 2,..., n) блоков коммутации соответственно первой и второй групп. Сигнальные выходы -го (i=1,..., и) блока сопряжения с каналами связи соединены с вторыми сигнальными входами -х (i= l,....,n) блоков коммутации соответственно первой и второй групп.

Блок сопряжения с каналами связи содержит узел формирования признака неподключения процессора связи, первый, второй входы и первый, второй выходы которого соединены соответственно с первым, вторым запускающими входами и первым, вторым сигнальными выходами блока.

Блок анализа возможности сеанса связи содержит узел управления, элемент И, счетчик, первый и второй регистры, схему сравнения, причем выходы узла управления с первого по пятый соединены соответственно с синхронизирующим и сигнальным выходами блока, с входом счетчика, с первыми входами первого регистра и элемента И. Входы узла управ4О ления с первого по пятый соединены соответственно с запускающим входом блока, с выходами счетчика и схемы сравнения, с синхронизирующим и сигнальным входами блока.

Входы схемы сравнения соединены с выходом

45 первого и первым выходом второго регистров, второй выход второго регистра соединен с вторым входом первого регистра, запускающий выход, сигнальный, информационный и запускающий входы блока

5О соединены соответственно с выходом элемента И, с первым и вторым входами второго регистра и с вторым входом элемента И.

На фиг. 1 представлена блок-схема системы; на фиг. 2 — схема блока анализа возмож55 ности сеанса связи.

Схема содержит (фиг. 1), процессоры связи 1, 2, блоки коммутации 3> — 3, 4> — 4>, блоки 5> — 5„сопряжения с каналами связи, блоки

6, 7 анализа возможности сеанса связи, пер60 вую и вторую группы 8, 9 блоков коммутации, запросный вход 10 процессора, выход 11 процессора, вход 12 блока коммутации, входы 13—

15 соответственно синхронизирующий, сигнальный и информационный процессора, вы55 ходы 16 блока сопряжения с каналами связи, 533923 входы 17 — 19 и выход 20 блока анализа возможности сеанса связи.

Блок анализа возможности сеанса связи (фиг. 2) содержит регистры адреса 21, 22 узел управления 23, схему сравнения 24, счетчик

25, элемент И 26.

Система работает следующим образом.

Инициирование взаимодействия блоков 5i—

5, например, с процессором 1 осуществляется посредством выставления ими сигнала «Требование на прием-передачу» (ТРБ) по входу

10 через соответствующий блок 3 — 3, причем все блоки 5 — 5„могут выставлять свои ТРБ независимо друг от друга. Однако процессор

1 все сигналы ТРБ воспринимает как одно требование. По получении сигнала ТРБ процессор на выходе 11 вырабатывает сигнал

«Обращение» (ОБР), который, проходя через блок 6. воспринимается как сигнал ОБР по входу 12 самым старшим из блоков 3,— 3, направляющих его в связанный с ним блок 5;.

Сигналы ОБР и ОБР функционально тождественны.

Приоритет блоков 3 — 3, блоков 5 — 5„и связанного с ними сигнала ТРБ тем ниже, чем дальше отстоят эти блоки от процессора

1. Блок 5;, получивший сигнал ОБР, подключается к входам 13 — 15 процессора 1, выдавшего сигнал ОБР. С момента получения сигнала ОБР блок 5; делает выдержку в ожидании аналогичного сигнала от процессора 2.

Эта выдержка определяется допустимым временным рассогласованием синхронной работы процессоров 1 и 2. Если обращение процессоров 1, 2 к соответствующему блоку 5; прошло нормально, т. е. в допустимых пределах их временного рассогласования, и за это время не возникло сигнала ТРБ от более приоритетного из блоков 5 †5, то по выходам 16 блока

5, в оба процессора выдается признак Н=О, соответствующий подключению блока 5; к обоим процессорам.

Этот признак передается одновременно с адресом и данными (последние поступают в блок 6 по входу 19) в сопровождении синхроимпульса, подаваемого на вход 17 (СИ), Блок

6, получив сигнал СИ и признак Н, вырабатывает на выходе 20 сигнал СИ, в соответствии с которым по входу 15 осуществляется прием информации в процессор 1. Сеанс связи процессоров 1 и 2 с блоком 5; заканчивается тем, что процессоры снимают свои сигналы

ОБР, блоки 6, 7 возвращаются в исходное состояние, т. е. снимаютсигналы ОБР, ивследствие этого блока 5 — 5 отключаются от процессоров. Если произошло подключение блока 5;, например, к процессору 1, а после этого появляется сигнал ТРБ от более старшего из блоков 5> — 5, то блок 5; остается заблокированным своим же блоком 3; до окончания сеанса связи процессора 1 с выбранным блоком.

Если блок 5; получил сигнал ОБР и находится в состоянии ожидания второго сигнала

ОБР, а в это время более старший блок 5< — < тоже инициирует сигнал ТРБ, то последний

65 может быть опрошен задерживающимся процессором 2. В результате этого в блоки 5; и

5,; < (в пределах их временной задержки) поступают только по одному сигналу ОБР, вследствие чего блоки 5; и 5; < вместе с информацией выдают признак Н вЂ” 1.

Блок 6, 7, получив данный признак, не выдают в процессоры 1, 2 сигнала СИ, а прерывают сигнал ОБР . Тем самым происходит отключение блоков 5; и 5;, от процессоров и соответственно с входа блоков 6 (7) снимаются сигналы СИ и Н, поступающие от блока

5; 5; ь После этого блок 6 (7) вновь инициирует сигнал ОБР и осуществляется очередное подключение блока 5; < в соответствии с новым сигналом ТРБ. Допустимое количество попыток подключения к одноименному блоку

5; устанавливается организацией блока 6 (7).

Если количество попыток обращения к одноименному блоку 5; превосходит допустимое, то блок 6 (7) вырабатывает вместе с сигналом

СИ сигнал «Отказ в другой магистрали» (ОТК), который передается в процессор 1 (2) вместе с информацией от блока 5;.

Работа блока 6 осуществляется следующим образом.

Процессор 1, получив по входу 10 сигнал

ТРБ, выдает по выходу 11 сигнал ОБР, который поступает в блок 6 на узел управления

23, обеспечивая его активность во время связи с блоком 5; и на элемент И 26, на другом входе которого в данный момент присутствует логическая «1». В соответствии с этим на выходе элемента И 26 вырабатывается сигнал

ОБР, который и проходит на вход 12 блока

3; и далее — на блок 5;. В ответ на этот сигнал блок 6 принимает от блока 5; на узел 23 сигнал СИ и признак Н, поступающие по входам 17 и 18, На входах регистра 22 устанавливается адрес подключившегося блока 5,.

Если признак Н=О, то сеанс связи процессора 1 с блоком 5; заканчивается нормально, как было описано выше.

Если Н=1, то адрес блока 5; по сигналу Н записывается на регисгр 22. Схема 24 производит сравнение содержимого регистров 22 и

21. На последнем в исходном состоянии был записан нулевой адрес. Сигнал несравнения, вырабатываемый при этом схемой 24, поступает на узел 23, который устанавливает сигнал логического «О» на входе. элемента И 26 и заносит «1» в счетчик 25. На выходе элемента

И 26 производится сброс сигнала ОБР, в соответствии с которым снимается сигнал СИ.

Тем самым инициируется отключение блока 5 .

После снятия сигналов СИ и Н узел 23 вновь через элемент И 26 регенерирует сигнал

ОБР и осуществляет запись содержимого регистра 22 в регистр 21. Поступившие в блок

6 сигналы СИ и Н инициируют действия, описанные выше, если результат сравнения получился опять отрицательным. Если схема 24 выдает па узел 23 сигнал положительного результата сравнения содержимого регистров

21 и 22, то узел 23 не вырабатывает сброса

533923 сигнала ОБР, а выдает а входы 13, 14 IpoIlPccора 1 сигналы СИ и ОТК, после чего процессор осуществляет нормальное заверlllOIlIlC оса 1,CH CHI13H C бло1 ом 5; H BblIIOJIHHPT . ейст:.пя I соответствии с сигналом ОТК. Сигнал ОТК вырабать1вается узлом 23 и в случае псрс1.олпе счетчика 25, фиксирующего количсс,во попыток подключения процессора 1 к блоку 5,;. Разрядность счетчика определяется в соогветствии с установленным количеством попыток обращения.

Если время фиксации отказовой ситуации пс ягляется жестко лимитированным, но ее выявление возлагается а аппаратуру с наименьшим содержанием оборудования, то в блок 6 могут пе входить регистры 21 и 22 и схсма сравнения 24. В этом случае сигнал

GTK вырабатызается узлом управления 23 только о переполнении счетчика 25.

В случае, если отказ, т. е. неподключение процессора 2 в течение заданного времени (от момента начала выдачи сигнала ОБР до ожидаемого момента получения сигнала СИ ), формпруегся в процессоре, то блок 6 может состоять только из элемента И 26 и узла управления 23.

Физическая реализация дублированной синхронной системы для приема передачи данных может предусматривать выполнение блока

6 либо отдельным конструктивом (фиг. 1), либо включенным в состав процессора 1 бло о., I коммутации 31.

В известной системе приема и передачи да;шы.; время сеанса связи процессора с внешним устрой тгом складывается из времени полного цикла взаимодействия процессора и грсмспи идентификации запросов внешнего устройства. Последняя составляющая имеет значение 3 — 30 мксек.

Время идентификации запросов в системе равно задержке а двух логических элементах узла формирования признака пеподключенпя процессора. (-10 нсек).

Блок анализа сеанса связи вносит дополнительную задержку во временной цикл нормального взаимодействия процессора с внешним устройством (ВУ) примерно rla 10 нсек (задержка на двух логических элементах).

В случае первоначального подключения процессоров к разным ВУ (блоки 51 — 5 ) интерфейс с цепи «блок анализа возможности сеанса связи — блок коммутации — блок сопря» elIIьч с каналом связи» отбрасывается е пол" постыл, а ограничивается обменом только одной серией импульсов. Это позволяет сократить време шой цикл сеанса связи в ненормальной ситуации по отношению к нормальной примерно в 3 — 6 раз.

Таким образом, при нормальном подключении процессоров к внешнему устройству время идентификации обращений процессоров к внешнему устройству в предлагаемой системе по сравнению с известной системой сокращается в 1,5 — 10 — 15.10 раз. При периоде поступления запросов 100 мксек и вероятности

25 зо

5()

I1O

65 появления моментов подключения 11роцессоров к розны", I.HclLIIIIIм l còðoécònàì, ра.,пой 10 —, производительность процессоров и системе увеличивается до 30%. При этом о 1падаст необходимость использования дополнительного оборудования межпроцессорного гзаимодействия.

Формула изобретения

1. Дублированная синхронная система для приема и передачи данных, содержащая первый и второй процессоры связи, запросные входы которых соединены с запросными Bblxoдами блоков коммутации соответственно первой и второй групп, информационный и синхропизирующий выходы l,-го блока коммутации (i=2,..., и) первой, второй групп соединены с первыми информационными и синхронизирующими входами (1 — 1)-го блока коммутации соответственно первой и второй групп, запускающий выход i-го блока коммута ции (i = 1,„,, n — 1) первой, второй групп соед1п1ен с запускающим входом (i+1) -го блока коммутации (i=-1,..., n — 1) соответственно первой и второй групп, информационный вход первого и второго процессоров связи соединен с информационным выходом первого блока коммутации соответственно первой и второй групп, блоки сопряжения с каналами связи, первый и второй информационные выходы, первый и гторой синхронизирующие выходы

1-го (i =1, и) блока сопряжения с каналами связи соединены соответственно с вторыми информационными и синхронизирующими входами i-х (i=1,..., n) блоков коммутации соот" ветственно первой и второй групп блоков коммутации, первый и второй запускающие входы 1-го (i=1,..., n) блока сопряжения с каналами связи соединены с вторыми запускающими выходами i-х (i=1,.„, и) блоков коммутации соответственно первой и второй групп, а группа входов — выходов каждого блока сопряжения с каналами связи соединена с соответствующей группой входов — выходов внешного устройства, отличающаяся тем, что, с целью повышения пропускной способности системы и сокращения оборудования, система содержит первый и второй блоки анализа возможности сеанса связи, причем синхронизирующий, сигнальный и информационный входы первого и второго блоков анализа возможности сеанса связи соединены с синхронизирующим, сигнальным H информационным выходами нерво.о блока коммутации соответственно первой и второй групп, синхронизирующий и сигнальны" иы .îäû первого и второго блоков анализа возможности сеанса связи оединены с синхронизирующим и сигнальным входами соответственно первого и второго процессоров связи, запускающие выходы первого и гторого процессоров связи соединены с запускающими входами соответственно первого и второго блоков анализа возможности сеанса связи, запускающие выходы которых соедине533923

Фиг. 1 ны с запускающими входами первых блоков коммутации соответственно первой и второй групп, сигнальные выходы 1-х (i=2,..., n) блоков коммутации первой и второй групп соединены с первыми сигнальными входами (— 1)-х (i=2,..., и) блоков коммутации соответственно первой и второй групп, первый и второй сигнальные выходы с-го (i=1,, n) блока сопряжения с каналами связи соединены с BTOрымп сигнальными входами i-; (= 1,.... n) блоков коммутации соответственно первой и второй групп.

2. Система по п. 1, отличающаяся тем, что блок сопряжения с каналами связи содержит у зел формирования признака неподключенпя процессора связи, первый, второй входы и первый, второй выходы которого соединены соответственно с первым, вторым запускающими входами и первым, вторым сигнальными выходами блока.

3. Система по п. 1, отличающаяся тем, что блок анализа возможности сеанса связи содержит узел управления, элемент И, счетчик, первый и второй регистры, схему сравнения, причем выходы узла управления с первого по пятый соединены соответственно с синхронизирующим и сигнальным выходами блока, с входом счетчика, с первыми входами первого регистра и элемента И, входы узла управления с первого по пятый соединены соот10 встственно с загускающим входом блока, с выходамп счетчика и схемы сравнения, с синхронизирующим и сигнальным входами блока, входы с;емы сравнения соединены с выходом первого и первым выходом второго регистров, 15 второй выход второго регистра соединен с вторым входом первого регистра, запускающий выход cII нальный, информационный и запускающий входы блока соединены соответственно с выходом элемента И, с первым и

2О вторым входами второго регистра и с вторым входом элемента И.

533923

Уиг.

Редактор Т. Рыбалова

Заказ 2373/4 Изд. № 1766 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типогра< ня, пр. Сапунова, 2

1 !

Составитель Ф, Шашахметов

Техред В. Рыбакова Корректор Т. Добровольская