Устройство деления числа импульсов

Устройство деления числа импульсов

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДИЕВДЬСТВУ

Союз Советских

Социалистическими

Республик (11)536599 (61) Дополнительное к авт. свид-ву (22) Заявлено 28.03.75 (21) 2120538/21 с присоединением заявки № (23) Приоритет (43) Опубликовано 25. 11.76.Бюллетень № 43 (45) Дата опубликования описания 20.05.77 (51) М. Кл.е

Н 03 К 23/00

Государственный комитет

Совета Министров СССР оо делам изобретений н открытий (53) УДК621.374.44 (088.8) (72) Авторы Е. Н. Владимиров, Е. Л. Кантор, О. В. Маклаков и Л. 3. Таткин изобретения (71) Заявитель (54) УСТРОЙСТВО ДЕЛЕНИЯ ЧИСЛА ИМПУЛЬСОВ

Изобретение относится к специализированным вычислительным устройствам счетчикового типа, в частности к электронно-вычислительным устройствам приборов рентгеновского анализа, включающим в себя счет 5 чики числа импульсов в качестве накопителей информации, поступающей на их вход в виде число-импульсного кода.

Известны счетчиковые устройства деления на произвольное число. l0

Первое из известных устройств содержит последовательно соединенные спусковыеустройства, на вход каждого из которых в виде двоичного кода подается соответствующий коэффициент деления 11 . !

Однако известное устройство обладает недостаточно высокой точностью деления.

Другое известное устройство, содержащее последовательно соединенные двоично-деся- 20 тичные декады и элементы памяти, также имеет недостаточно высокую точность делеass L2).

Цель изобретения - повысить точность деления aps малом числе входных импульсов.25

Для этого в устройство деления числа импульсов, содержащее последовательно соединенные двоично-десятичные декады и элементы памяти, введены элементы ИЛИ, элементы И, элементы сравнения, триггер записи и триггер управления, при этом выход переполнения первой двоично-десятичной д кады. подключен через первый элемент ИЛИ к первым входам первого и второго элементов И, ко вторым входам которых подключены выходы двух, первых элементов памяти, к третьим входам - выходы триггера записи, а к выходам — через второй элементИЛИ входы поразрядной записи первой двоичнодесятичной декады, выход переполнения второй двоично-десятичной декады соединен с одним из входов триггера записи, другой вход которого соединен с выходом первого элемента сравнения подключенного входом

2 к выходу второй двоично-десятичной декады и к выходам третьего и четвертого элементов И, первые входы которых соединены с выходами третьего и четвертого элементов памяти, а вторые входы — с выходами триггера управления, первый вход которого подключен

536599 одновременно на вход начинают поступать счетные импульсы. После поступления (К+1 ) входных импульсов на выходе переполнения декады 1 появляется выходной сигнал, кото рый поступает в декаду 9 и в цепь обратной связи, где вызывает перезапись в декаду 1 кода по описанной выше цепи. Далее процесс повторяется до тех пор, пока в декаде

9 не будет накоплено (Ь + 1) импульсов.

При этом выходной сигнал элемента сравнения 10 переключает триггер 8, после чего сигнал разрешения выдается на элемент

И 4 и подготавливается запись в декаду 1 кода >к1а (число 10-К).

Импульсы переполнения на выходе декады

1 появляются после поступления на ее вход

К импульсов, а цепь перезаписи замыкается через элемент И 4. Перезапись кода l Kl @ повторяется до поступления сигнала переполнения декады 8 на вход триггера записи

8, после чего триггер записи 8 возвращается в исходное состояние и цепь обратной связи вновь замыкается через элемент И 3 (запись к ).

Таким образом, образуется цикл перезаписи — из каждых 10 переполнений декады

l (L + 1 ) переполнений вызывают перезапись k, а остальные (10- -I) — перезапись ) К!д

Одновременно сигнал переполнения декады 8 поступает на вход декады 16 и т.д.

Код числа переполнений, накопленный в декаде 16 элементом сравнения 17 сравнивается с кодом числа М, хранящимся в элементе памяти 18. Сигнал равенства с выхода элемента сравнения 17 поступает на вход триггера управления 15, При этом на элемент И 14 подается сигнал разрешения и на вход элемента сравнения 10 поступает код ччсла 4, хранящийся в элементе па мяти 12. цикл перезаписи при этом, очевидно. видоизменяется — из каждых 10 последующих переполнений декады 1 — перезацись кода к в зту декаду вызывают первые Ь а перезапись кода к a вызывают остальные (10 — ь ) переполнений. к выходу третьей двоично-десятичной декады, а второй вход-к выходу второго элемента сравнения, первый вход которого соединен с выходом TpeTbeM двоично:десятичной декады, а второй вход - с выходом пятого элемента па мят и

На чертеже представлена структурная электрическая схема устройства деления числа импульсов.

Устройство выполнено на основе всего © одной двоично-десятичной декады 1, к выходу переполнения которой подключен вход цепи обратной связи, в которую входят эле мент ИЛИ 2, объединяющий сигнал переполнения с с налом предварительной записи, 15 элементы И 3 и 4, через которые в декаду

l записываются либо дополнительный код старшего разряда делителя lN lg хранящий1 ся в элементе памяти 5, либо обратный код этого числа L<> хранящийся в элементе памя2О ти 6. Запись кода осуществляется через элемент ИЛИ 7.

Выбор записываемого кода определяется состоянием триггера записи 8„имеющего раздельные входы управления: один из них подключен к выходу переполнения двоично-десятичной декады 8 первой декады счетчика результата и другой подключен к выходу элемента сравнения 10, который сравнивает значение содержимого декады 8 либо с числом Ь + l, хранящимся в элементе памяти

ll, либо с числом t, хранящимся в устройстве памяти 12, причем сравниваемое число выдается на вход элемента сравнения 10 через элементы И 13 и 14 соответственно, коммутируемые триггером управления 15, имеющим раздельные управляющие входы, первый из которых подключен к выходу переполнения двоично-десятичной декады 16 (второй декады счетчика результата), а второй подключен к выходу элемента сравнения 17, который сравнивает значение содержимого декады 16 с числом М, хранящимся в элементе памяти 18, Работает устройство следующим образом.

Пусть к< о, 1 9 0 M t о, Предварительно подается сигнал установки исходного состояния (цепи на чертеже не показаны) при этом: декады 1,9,16 устанавливаются в нулевое состояние, триггер записи 8 выдает

59 сигнал разрешения на элемент И 3, подготавливая запись в декаду 1 кода К из элемента памяти 5, триггер 15 выдает сигнал разрешения на элемент И 13 через который э

55 на вход элемента сравнения 10 поступает код числа (Ь + 1) из элемента памятиll.

По сигналу "пуск через элемент ИЛИ 2 в декаду 1 через элемент И 3 и элемент ИЛИ

7 записывается код K (число 10 -К - 1) и

Триггер управления 15 возвращается исходное состояние по одному из входов сщ налом переполнения декады 16.

Очевидно, этот момент соответствует переполнению декад 1 и 9 и, таким образом, все устройство деления возвращается к исходному состоянию, в котором оно находилось после подачи сигнала "пуск . В счетчике результата к этому моменту хранится число

100, а на вход устройства поступило А импульсов.

5365

Формула изобретения

Устройство деления числа импульсов, содержащее последовательно соединенные двоично-десятичные декады и элементы памяти, 5 о т л и ч а ю щ е е с я тем, что, с цельк повышения точности деления при малом числе входных импульсов, в него введены элементы ИЛИ, элементы И, элементы сравнения, триггер записи и триггер управления, 39 при этом выход переполнения первой двоичнодесятичной декады подключен через первый элемент ИЛИ к первым входам первого и второго элементов И, ко вторым входам которых подключены выходы двух первых элементов памяти, к третьим входам — выходы триггера записи, а к выходам - через второй элемент

ИЛИ входы поразрядной записи первой двоично-десятичной декады, выход переполнения второй двоично-десятичной декады соединен щ с одним из входов триггера записи, другой вход которого соединен с выходом первого

99

6 элемента сравненья, подключенного входом к выходу второй двоична-десятичной декады и к выходам третьего и четвертого элементов

И, первые входы которых соединены с выходами третьего и четвертого элементов памяти, а вторые входы - с выходами триггера управления, 5BpBbIH Bxog KoTopoI 0 подключен к выходу третьей двоично-десятичной декады, а второй вход — к выходу второго элемента сравнения, первый вход которого соединен с выходом третьей двоично-десятичной декады, а второй вход — с выходом пятого элемента памяти.

Источники информации, принятые во внимание при экспертизе:

1. Патент ФРГ No 1928327, кл.

21 a 36/22, 01.05.72.

2. Будинский П. Я. Транзисторные переключающие схемы. М., Связь", 1965, ". 343-34ф, рис. 252 (прототип).

Составитель М. Аундринг

Редактор О, Стенина Техред Г. Родак Корректор С. Шекмар

Заказ 5769/273 Тираж 102 g Подписное

БНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, -35, Раушская наб., д. 4/5

Филиал ППП Патент», г. Ужгород, ул. Проектная, 4