Делитель частоты с переменным коеффициентом деления

Делитель частоты с переменным коеффициентом деления

Иллюстрации

Показать все

Реферат

 

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистицеских

Республик (11) 538493

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено17.11.75 (21) 2190205/21 с присоединением заявки № (23) Приоритет— (43) Опубликовано05.12.7g. Бюллетень № 45 (45) Дата опубликования описания29.03.77

P1) И. Кл.

Н 03 К 23/00

Государственный комитет

Совета Министров СССР

w делам изобретений и открытий (53) УД1 621.374.44 (088.8) (72) Авторы изобретения

Q. Г. Нисневич и В. Н. Мерзликин (71) Заявитель (54) ЙЕЛИТЕЛЬ ЧАСТОТЫ

С IIEPEMEHHbIM КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ

Изобретение относится к автоматике, вьгчислительной технике, дискретным системам обработки и передачи информации, а также к радиотехнике, Известно устройство для деления частоты с переменным коэффициентом деления, содержащее два параллельно соединенных и поочередно работающих делетеля, коэффициенты деления которых отличаются на единицу 1 .

Недостатком такого устройства является то, что последовательность выходных сигналов в нем имеет вид не периодов ческой последовательности. Это является следствием того, что при переходе с одного тракта деления на другой происходит изменение коэффициента деления, приводящее к скачку фазы выходного колебания.

Известно также устройство для деления частоты, которая является более совершенным, берется в качестве прототипа и содержит последовательно соединенные счетчик импульсов v кодовый компаратор, выходы которого соединены с управляюшими входамы триггера (2).Однако такое устройство не обеспечивает возможности деле— ния входной части с дробным коэффициентом.

Цель изобретения — расширение функциональных возможностей.

С этой целью в делитель частоты с переменным коэффициентом деления, содержащий последовательно соединенные счетчик импульсов и кодовый компаратор, выходы которого соединены с управляющими входами триггера, введены дополнительный триггер и блок распределения, состоящий из логических элементов и формирующих каскадов, при этом установочный и счетный входы счетчика импульсов через формирующие каскады соединены с выходами логических элементов, управляющие входы первого из которых подключены к прямому, а управляющие входы второго — к инверсному выходам

20 триггера, первые инверсные и прямые входы логических элементов объединены и подключены к входной шине, вторые инверсный и прямой входы первого логического элемента соединены с инверсным и прямым

25 выходами дополнительного триггера, пер538493 ление входного и установки, а сов счета Ll

СЧ ного сигнала. вые инверсный и прямой входы которого объединены и подключены к входной шине, а вторые — к К-ому выходу кодового компаратора.

На чертеже приведена структурная электрическая схема делителя частоты с переменным коэффициентом деления.

Делитель частоты с переменным коэффициентом деления содержит счетчик импульсов 1, кодовый компаратор 2, блок распределения 3, образованный двумя логическими элементами 4 и 5 (ЗИ-2ИЛИ и 2И-ИЛИ соответственно) формирующими каскадами 6, 7, блок управления 8, образованный двумя бистабильными триггерами 9 и 10 с раздельными входами (например, типа R5 ). Счетный и установочный входы счетчика импульсов 1 соединены с соответствующими выходами блока 3, к прямым и инверсным входам которого подключена входная шина 1 1. Управляющие входы установки и счета блока распределения 3 соединены с соответствующими выходами триггера 10, входящего в блок управления 8. Управляющие тактовые входы блока 3 соединены с соответствующими выходами триггера 9 блока 8. Разрядные выходы счетчика импульсов 1 соединены с первыми входами компаратора 2,на вторые входы которого подается управляющий код К = 2 — 1, где — требуемый коэффициент деления.

4 сигнала по трактам счета также формирование импульи установки Ij „ из входЕмкость Я счетчика импульсов 1 выбирается из условия 8 3 2 и. где и, — максимальный коэффициент деления, который должен реализовать устройство. Движение счетчика 1 в ре10 жиме счета осуществляется импульсами, сформированными из последовательности U, и 0 в„. Таким образом, за один период входной частоты () счетчик импульсов 1 делает

l5 два шага.

В устройстве в качестве счетчика импульсов 1 можно использовать двухтактный счетчик на триггерахс раздельными

20 входами (например, типа R S ) . Такой делитель обладает повышенным быстродействием и в энергетическом отношении более экономичен. В рассматриваемом варианте в качестве формирующего каскада 7 мож25 но использовать асинхронный Д-триггер.

Прямой выход асинхронного Д-триггера соединен с первым счетным входом счетчика импульсов 1, а инверсный — со вторым. Вход установки асинхронного Д-триг30 гера объединяется с установочным входом счетчика импульсов 1.

Выход компаратора 2, индицирующий нулевое состояние компаратора 2 и нулевое состояние счетчика 1 соединен с установочным входом (например, R) триггера 10 блока управления 8. Выход К, индицирующий соответствующее состояние счетчика 1, соединен со входами возврата (например, 5 ) триггера 10 и объединенными первыми управляющими входами возврата и установки триггера 9. Вторые управляющие входы триггера 9 — прямой и инверсный объединены между собой и подключены к входной шине 11.

Делитель частоты с переменным коэффициентом деления работает следующим образом. цикл деления делителя частоты состоит из двух этапов: счета и установки. Выбор 50 режима работы осуществляется блоком 8.

При этом положение триггера 10 определяет режим работы (счет или установка), а триггера 9 — импульс какой последовательности (LI или Й >х ) использует- 55

Вх ся для выработки сигнала установки О т в тракте: логический элемент 4, формирующий каскад 6 и установочный вход счетчика импульсов 1. Блок 3 в соответствии с командами блока 8 осуществляет распреде- 60

Формула изобретения

Делитель частоты с переменным коэффициентом деления, содержащий последовательно соединенные счетчик импульсов и кодовый компаратор, выходы которого соединены с управляющими входами триггера, отличающийсятем,что, с целью расширения функциональных возможностей, в него введены дополнительный триггер и блок распределения, состоящий из логических элементов и формирующих каскадов, при этом установочный и счетный входы счетчика импульсов через формирующие каскады соединены с выходами логических элементов, управляющие входы первого из которых подключены к прямому, а управляющие входы второго — к инверсному выходам триггера, первые инверсные и прямые входы логических элементов объединены и подключены к входной шине, вторые инверсный и прямой входы первого логического элемента соединены с инверсным и прямым выходами дополнительного триггера, первые инверсный и прямой входы которого объединены и подключены к входной щине, а вторые — к К-ому выходу кодового компаратора.

Источники информации, принятые во внимание при экспертизе:

1. Ланкастер Д. Конструирование стабильных синтезаторов частоты на основе типовых интегральных схем, используемых

538493

6 в кольце ФАП с регулировкой переменных модулей,Е1ес1 омс Эеaijn,1973, № 12, 7/VI, р. 76-78.

2. Авторское свидетельство СССР № 434601, кл. Н 03 К 23/02 от

2.06.7 2 (прототип) .

Составитель М. Аудринг

Редактор В. Фельдман Техред М. Ликович Корректор В. Куприянов

Заказ 5730/34 Тираж 1024 Подписное

UHHHIIH Государственного комитета Совета Министров СССР по делам изобретений и открытий

113О35 Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4