Цифровой интегратор с контролем

Цифровой интегратор с контролем

Иллюстрации

Показать все

Реферат

 

0.

О П И С А Н И Е (и) 540269

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

РеслвИик (61) Дополнительное к авт. свид-ву (22) Заявлено 03.01.75 (21) 2092870/24 с присоединением заявки М (51) M. Кл. т".т 06J 1/00 ,G 06F 11/00

Государственный комитет (23) Приоритет

Совета Министров СССР по делам изобретений н открытий

Опубликовано 25.12.76. Бюллетень М 47

Дата опубликования описания 08.02.77 (53) УДК 681.326.7 (088.8) (72) Авторы изобретсния

Ю. В. Альвинский и Г. Л. Рубинштейн (71) Заявитель (54) ЦИФРОВОЙ ИНТЕГРАТОР С КОНТРОЛЕМ

Изобретение относится к автоматике и вычислительной технике, а именно к методам и устройствам контроля цифровых интеграторов.

Известен цифровой интегратор с контролем, содержащий реверсивный счетчик, выходы которого через элементы И соединены с входами регистра, и блок контроля (11. Этот интегратор отличается сложностью, так как сравнение .показаний счетчика и регистра производится в каждом разряде.

Наиболее близким техническим решением к изобретению является цифровой интегратор с контролем, который содержит делитель частоты и реверсивный счетчик, единичные выходы разрядов которых через элементы И и элемент

ИЛИ соединены с выходом цифрового интегратора, DVRS-триггер знака, выходы которого соединены с входами «сложения» и «вычитания» реверсивного счетчика, и блок контроля. Шина счетных импульсов соединена с счетным входом делителя частоты (2).

В известном устройстве числа, поступающие на вход реверсивного счетчика интегратора, кодируются умножением на некоторое постоянное целое число A.

Цепи делителя частоты в режиме контроля переключаются таким образом, что он превращается в сдвигающий регистр. В любой момент времени в сдвигавшем регистре должно быть не более одной единицы, которая последовательно передвигается от первого до и-го разряда и осуществляет опрос элементов И.

Импульсы с элементов И через элемент

ИЛИ поступают на вход декодирующего устройства, обнаруживающего ошибки в работе цифрового интегратора в режиме контроля.

В рабочем режиме декодирующее устройство,переключается таким образом, что обеспеИ чивает коэффициент деления в А раз.

Надежность работы известного цифрового интегратора снижается за счет использования в рабочем режиме узлов, необходимых только для контроля цифрового интегратора, а

15 именно кодирующего и декоднрующего устройств.

Недостаточная достоверность контроля цифрового интегратора, обусловлена тем, что относительная доля необнаруживаемых отка20 зов равна 1/А поскольку используется контроль по mod Л; контроль производится только при некоторых -начениях подинтегральной функции, близких к значению, существовавшему в момент включения режима контроля, а

25 поэтому цепи переноса некоторых разрядов реверсивного счетчика и некоторые входы вентилей могут остаться непровереннымп в контрольном и рабочем режимах используются разные цепи переноса делителя частоты.

33 Цель изобретения — повышение надежности

540269 работы цифрового и(нтегратора за счет упрощения устройства и,повышения достоверности контроля.

Достигается это благодаря тому, что в блок контроля введены коммутатор режимов, формирователь импульса, имитатор выходных сигналов и схема сравнения, причем первый вход коммутатора режимов соединен с входом импульсов приращения подинтегральной функции, второй вход коммутатора режимов соединен с нулевым выходом и-го разряда делителя частоты, третий вход — с шиной управления реверсом, шина управления режимом соединена с четвертным входом коммутатора режимов, V-входом DVRS-триггера знака и с входом формирователя импульса, выход которого соединен с первым S-входом DVRSтриггера знака и с S-входами реверсивного счетчика и и-го разряда делителя частоты, первый выход коммутатора режимов соединен со счетным входом реверсивнго счетчика и с

С-входом DVRS-триггера з нака, второй и третий выходы коммутатора режимов соединены с вторым S-входом и R-входом DVRS-триггера знака соответственно, D-вход DVRS-триггера знака соединен с единичным выходом

n-m разряда реверсивного счетчика, первый вход имитатора выходных сигналов соединен с нулевыми выходами разрядов делителя частоты, второй вход — с шиной счетных импульсов, третий вход — с единичными выходами разрядов реверсивного счетчика, а его выход — с,первым входом схемы сравнения, второй вход которой соединен с выходом цифрового интегратора, выход схемы сравнения является выходом блока контроля, На чертеже представлена принципиальная схема предлагаемого цифрового интегратора с контролем.

Схема содержит контролируемый цифровой интегратор 1, блок 2 контроля, коммутатор 3 режимов, имитатор 4 выходного сигнала, схему 5 сравнения, реверсивный счетчик 6, делитель 7 частоты, формирователь 8 импульса, элементы И 9, элемент ИЛИ 10, логический элемент И вЂ” ИЛИ 11, элементы 12 и 13 запрета, дешифратор 14 нулей, дешифратор 15 единиц, элемент И 16, DVRS-триггер 17 знака, шина 18 счетных импульсов, шина 19 импульсов приращения подинтегральной функции, шина 20 управления реверсом, шина 21 управления режимом, выход 22 цифрового интегратора, выход 23 блока контроля.

Коммутатор 3 режимов содержит логический элемент И вЂ” ИЛИ 11, состоящий из двух элементов И, выходы которых объединены элементом ИЛИ. Первые входы элементов И элемента И вЂ” ИЛИ 11 подключены к щи не 19 импульсов приращения подинтегральной функции и к нулевому выходу и-го разряда делителя 7 частоты соответственно, вторые входы — парафазные и соединяются с шиной 21 управления режимом. Выход элемента

И вЂ” ИЛИ 11 соединен со счетным входом реверсивного счетчика 6. Коммутатор 3 режимов

От следующего положительного перепада на выходе делителя 7 частоты реверсивный счетчик 6 перейдет в состояние II 1. При этом на D-вход триггера 17 знака поступит сигнал установки в единичное состояние и пс заднему фронту входного сигнала произойдет переключение.

4 содержит также два элемента запрета 12 и 13, у которых входы запрета соединены с шиной

21 управления режимом, Второй вход первого элемента запрета 12 соединен с шиной 20 уп5 равления реверсом, à его выход соединен с входом второго элемента 13. Выходы первого и второго элементов запрета соединены с Sи R-входами DVRS-триггера 17 знака соответственно.

Цифровой интегратор с контролем работает следующим образом.

В рабочем режиме на вход реверсивного счетчика 6 поступают импульсы приращения подинтегральной функции с шины 19 через логический элемент И вЂ” ИЛИ 11.

Состояние триггера 17 знака при этом задается сигналом управления реверсом с шины 20 через элементы 12, 13 запрета по асинхронным S- u R-входам. При единичном (нулевом) уровне сигнала на шине 20 триггер 17 знака устанавливается в состояние, соответствующее сложению (вычитанию) .

В режиме контроля на шину 21 поступает сигнал управления режимом в виде потенциала логической единицы. Он запрещает прохождение сигнала управления реверсом через элементы 12, 13 запрета и, поступая íà V-вход триггера 17 знака, разрешает управление триггером 17 в соответствии со значением сигнала на D-входе. Кроме .того, сигнал управления режимом запрещает поступление импульсов приращения на счетный вход реверсивного счетчика 6 и, напротив, разрешает поступление сигнала с и-го разряда делителя 7 частоты.

Этот же сигнал, но с инверсией, поступает на С-вход (вход синхронизации) триггера 17 знака. В результате реверсивный счетчик переключается от передних фронтов сигнала, а

4О триггер знака — от задних.

В момент включения режима контроля по переднему фронту сигнала управления режимом формирователь 8 вырабатывает импульс, которым реверсивный счетчик 6, триггер 17 знака и и-й разряд делителя частоты устанавливается в единичное состояние.

Так как установка триггера знака в единичное состояние соответствует сигналу сложения, то от первого положительного перепада выходного сигнала делителя частоты реверсивный счетчик из состояния II... 1 перейдет в состояние 00...0. При этом на D-вход триггера 17 знака поступит сигнал установки в нулевое состояние, однако переключение триггера 17 произойдет только по заднему фронту входного сигнала и при этом сформируется сигнал вычитания.

540269

Снова будет сформирован сигнал сложения и цикл повторяется.

Таким образом, реверсивный счетчик 6 может переключаться только из состояния

П ...I в состояние 00...0 и обратно, причем переходы происходят в моменты времени, соответствующие переключению последнего разряда делителя 7 частоты из единичного в нулевое состояние.

В результате после каждого полного цикла пересчета делителя 7 частоты на управляющих входах элементов И 9 цифрового интегратора 1 потенциалы одновременно будут изменягься с запрещающего на разрешающий и наоборот.

Тактовые импульсы, поступающие с входа

18 на счетный вход делителя 7 частоты, распределяются им так, что в данный момент времени импульс поступает на вход только одного элемента И 9. За полный цикл пересчета на выходах делителя частоты выделится 2 — 1 импульсов, т. е. все тактовые импульсы, кроме того импульса, от которого все разряды делителя перешли в нулевое состояние.

Так как реверсивный счетчик переключается в момент переполнения делителя частоты, на выходе 22 интегратора 1 при состоянии реверсивного счетчика 11 ... I выделится импульсная последовательность с количеством импульсов 2" — 1. После переключения реверсивного счетчика 6 в состояние 00 ...0 импульсы на выход проходить не будут, Формируемый имитатором 4 сигнал полностью соответствует выходному сигналу интегратора 1 в режиме контроля. Для этой цели имитатор содержит два дешифратора: дешифратор 14 нулей делителя 7 частоты и дешифратор 15 единиц реверсивного счетчика 6. Через элемент И 16 проходят только те счетные импульсы, которые не совпадают с состояниями 00... 0 реверсивного счетчика 6 и делителя

7 частоты.

Выходная и имитируемая последовательности сравниваются на схеме 5 сравнения. Признаком исправности цифрового интегратора служит отсутствие импульсов на выходе 23.

Отказы в цифровом интеграторе приводят либо к пропаданию, либо к появлению лишних импульсов на выходе интегратора. В этих случаях на выход 23 проходят импульсы, сигнализирующие об отказе.

Предлагаемое устройство обеспечивает:повышенную надежность работы цифрового интегратора, обусловленную отсутствием влияния блока контроля на цифровой интегратор в рабочем режиме и повышенной достоверно10

55 стью контроля за счет полной проверки всех

UeпеЙ PJIHTLJIH частоты, peBepCHHBOI O CHeT Hка, элементов II и ИЛИ.

Формула изобретения

Цифровой интегратор с контролем, содержащий делитель частоты и реверсивный счетчик, единичные выходы разрядов которых через элементы И и элемент ИЛИ соединены с выходом цифрового интегратора, DVRS-триггер знака, выходы которого соединены со входами «сложения» и «вычитания» реверсивного счетчика и блок контроля, шина счетных импульсов соединена со счетным входом делителя частоты, отличающийся тем, что, с целью повышения надежности, в блок контроля введены коммутатор режимов, формирователь импульса, имитатор выходных сигналов и схема сравнения, причем первый вход коммутатора режимов соединен со входом импульсов приращения подинтегральной функции, второй вход коммутатора режимов соединен с нулевым выходом п-го разряда делителя частоты, третий вход в с шиной управления реверсом, шина управления режимом соединена с четвертым входом коммутатора режимов, V-входом ВЪ К5-триггера знака и со входом формирователя импульса, выход которого соединен с первым S-входом DVRS-триггера знака и с 5-входами реверсивного счетчика и n-ro разряда делителя частоты, первый выход коммутатора режимов соединен со счетным входом реверсивного счетчика и с С-входом

DVRS-триггера знака, второй и третий выходы коммутатора режимов соединены с вторым

S-входом и К-входом DVRS-триггера знака соответственно, D-вход DVRS-триггера знака ссединен с единичным выходом и-го разряда реверсивного счетчика, первый вход имитатора выходных сигналов соединен с нулевыми выходами разрядов делителя частоты, второй вход — с шиной счетных импульсов, третий вход — с единичными выходами разрядов реверсивного счетчика, а его выход — с первым входом схемы сравнения, второй вход которой соединен с выходом цифрового интегратора, выход схемы сравнения является выходом блока контроля.

Источники информации, принятые во внимание при экспертизе изобретения:

1. Авторское свидетельство СССР Мо 427331, М. кл. G 06F 11/00, 1972 г.

2. «Обнаружение и исправление ошибок в дискретных устронствах» под ред. В, С. Толстякова, М., «Сов. радио», 1972 r, стр. 168—

171, рис. 4.21 (прототип).

540269

Составитель В. Крылова

Техред Е, Петрова

Корректор Л. Котова

Редактор E. Гончар

Типография, пр. Сапунова, 2

Заказ 3016f13 Изд. Ко 372 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, К-35, Раушская наб., д. 4j5