Двоичное устройство деления

Двоичное устройство деления

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е эп 54Ц71

Союз Советских

Социалистических

Республик,gpss>P ЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (б1) Дополнительное к авт. свид-ву 497585 (22) Заявлено 18.08.75 (21) 2166973/24 с присоединением заявки ¹ (51) М. Кл.2 б 06F 7/39

Совета Министров СССР по ленам изобре1ений и открытий (53) УД К 681 325 5 (088.8) Опубликовано 30.12.76. Бюллетень ¹ 48

Дата опубликования описания 25.01.77 (72) Авторы изобретения

А. Л. Рейхенберг и P. Я. Шевченко (71) Заявитель (54) ДВОИЧНОЕ УСТРОЙСТВО ДЕЛЕНИЯ

Госуаарственный комитет (23) Приоритет

Изобретение относится к области вычислительной техники, может быть использовано, в частности, для аппаратной реализации операции деления в специализированных цифровых вычислительных машинах, работающих в двоп шой системе счисления с фиксированной запятой.

По основному авт. св. ¹ 497585 известно двоичное устройство деления, состоящее из двух одноразрядных сумматоров-вычитателей, двух накопительных сдвиговых регис-ров, рсциркуляционного сдвигового регистра, блока формирования констант, блока анализа знака псевдочастного, блока анализа сходимости процесса, блока сброса и блока управления, причем выход блока анализа знака псевдочастного соединен с первыми выходами первого и второго сумматоров-вычитателей, выходы которых подключены соответственно к информационным входам накои ITåëьных сдвпговь.х регистров, управляющие входы которых связаны соответственно с первым и вторым выходами блока управления, причем выходы накопительных сдвиговых регистров соединены соответственно с

Вторыми ВхОдами с мматорОВ-Вычитателей, а выход знакового разряда второго накопительного сдвигового регистра подключен к входу блэка анализа знака псевдочастного.

Вход блока анализа сходимостн процесса соединен с дополнительным выходом второго накопительного сдвигового регистра, а выход — с входом блока сброса, выход которого связан с входом блока управления, первый и второй дополнительные выходы которого соединены соответственно с входами блока формирования констант и рециркуляционного сдвигового регистра, выходы которых подключены соответственно к третьим вхо10 дам сумматоров-вычитателей (11.

Однако это устройство предназначено только для деления двух двоичных чисел при условии, что делитель Y больше делимого Х, это сужает интервалы изменения аргументов

15 (опер аидов) .

Цель изобретения — расширение интервалов изменения каждого аргумента до любой величины 0(Х= У(1,0, представленной в двоичной форме с фиксированной запятой, 2э т. е. расширение класса задач, решаемых устройством.

Поставленная цель достигается тем, что в двоичное устройство деления дополнительно введен блок анализа соотношения между де25 лимым и делителем, первый вход которого соединен с выходом блока анализа знака псевдочастного, второй вход — с третьим выходом блока управления, а выход соединен с вторым входом блока управления.

Зэ Логический блок анализирует соотноше 541171

25 зо

55 бО б5 ния между делимым и делителем в каждо и итерации и обеспечивает повторение итерации с j-м показателем необходимое число раз.

На чертеже изображена блок-схема двоичного устройства деления.

Двоичное устройство деления содержит одноразрядные сумматоры-вычитатели 1 и 2 комбинационного типа, накопительные сдвиговые регистры 3 и 4, рециркуляционный сдвиговый регистр 5 (вход и выход которого соединены между собой), блок 6 формирования констант вида 2, знаковый разряд 7 накопительного сдвигового регистра 4, блок

8 анализа знака псевдочастного, блок 9 анализа сходимости процесса, блок 10 сброса, блок 11 управления и блок 12 анализа соотношения между делимым и делителем. Выход блока 8 анализа знака псевдочастного соединен с первыми (управляющими) входами сумматоров-вычитателей 1 и 2 и с первым входом блока 12 анализа соотношения между делимым и делителем. Выход первого накопительного сдвигового регистра 3 соединен с вторым входом сумматора-вычитателя

1, выход которого соединен с информационным входом первого накопительного сдвигового регистра 3. Выход второго накопительного сдвигового регистра 4 соединен с вторым входом сумматора-вычитателя 2, выход которого соединен с информационным входом второго накопительного сдвигового регистра 4.

Выход знакового разряда 7 этого регистра соединен с входом блока 8 анализа знака псевдочастного, Дополнительный выход второго накопительного сдвигового регистра 4 соединен с входом блока 9 анализа сходимости процесса, выход которого через блок 10 сброса соединен с первым входом блока 11 управления. Выход блока 6 формирования констант соединен с третьим (управляемым) входом сумматора-вычитателя 1. Выход рециркуляционного сдвигового регистра 5 соединен с третьим (управляемым) входом сумматор-вычитателя 2, Первый выход блока 11 управления соединен с управляющим входом накопительного сдвигового регистра 3, первый дополнительный выход блока 11 управления — с входом блока 6 формирования констант. Второй выход блока 11 управления соединен с управляющим входом накопительного сдвигового регистра 4, второй дополнительный выход блока 11 управления — с управляющим входом рециркуляционного сдвигового регистра

5. Третий выход блока 11 управления соединен с вторым входом блока 12 анализа соотношения между делимым и делителем, выход которого соединен с вторым входом блока 11 управления.

Блок 6 формирования констант может быть выполнен в виде логического автомата или одностороннего запоминающего устройства с поразрядной выборкой очередной константы

2 каждым тактовым сдвигающим импульсо». Блок 8 анализа знака псевдочастотного выполнен, например, в виде триггера с логическими элементами. Блок 9 анализа сходимости процесса представляет собой цифровую схему сравнения кода с логическим нулем. Блок 10 сброса содержит триггер с логическими элементами. Блок 11 управления состоит из генератора тактовых сдвигающих импульсов, счетчиков, дешифратора, логических элементов. Блок анализа соотношения между делимым и делителем 12 содержит, например, триггеры, логические элементы и т. п. Входом двоичного устройства деления являются входы разрядов второго накопительного сдвигового регистра 4 для делимого

Х и входы разрядов рециркуляционного сдвигового регистра 5 для делителя Y. Выходом устройства являются выходы разрядов первого накопительного сдвигового регистра 3.

Процесс операции деления основан на принципе псевдоделения и псевдоумножепия в итерационном процессе, который описывается разностпо-итерационным алгоритмом из системы рекуррентных соотношений

Хо,о — Х Ху+1, $ . f = Х, < — q Y2 Х, -+- 0

+1, при Х,< 0

q, = signХ,;—

— 1, при Х; (0

Х

Zp p= :0 Zg g py = Zg, r + q Z Zn, a -+ —, где j=0, 1, ..., n является показателем итерации;

1=1, 2, ..., /г является порядковым номером итерации; и — число разрядов аргумента.

При помощи операции псевдоделения (первое рекуррентное соотношение алгоритма) в каждой итерации определяется очередная (для следующей итерации) цифра псевдочастного q; и при помощи операции псевдоумножения (второе рекуррентное соотношение) преобразуется в очередное приближение частного в двоичной системе счисления. Операции псевдоделения и псевдоумножения выполняются при помощи элементарных действий сложения — вычитания и сдвига. Цикл вычисления состоит из А итераций. Каждая итерация включает в себя параллельное вычисление рекуррентных соотношений, но каждое из которых вычисляется последовательным путем за и+т+1 тактов, где т — число дополнительных разрядов для компенсации погрешности усечения при сдвиге, а один такт необходим для сдвига значения делителя Y в каждой итерации.

Двоичное устройство деления работаетследующим образом, Первоначально в первом накопительном сдвиговом регистре 3 устанавливается нулевое значение, во второй накопительный сдвиговый регистр 4 в параллельном виде зано841171

55 сится значение делимого Х, а в рециркуляционный сдвиговый регистр 5 заносится в параллельном коде значение делителя Y.

В любой итерации с первых двух выходов блока 11 управления выдается последовательность (серия) тактовых сдвигающих импульсов для сдвига и продвижения содержания рециркуляционного регистра 5 и продвижения содержания накопительных сдвиговых регистров 3 и 4 в сумматор-вычитатели

1 и 2, а также для выборки очередной константы из блока 6 формирования констант.

Результат итерации поразрядно заносится младшими разрядами вперед с выхода сумматоров-вычитателей 1 и 2 в освобождающиеся при сдвиге (продвижении) старшие разряды накопительных сдвиговых регистров 3 и 4 соответственно и продвигаются в сторону младших разрядов (к началу этих регистров), аналогично переписывается содержание рециркуляционного сдвигового регистра 5.

В зависимости от значения знака содержания второго накопительного сдвигового регистра 4 блок 8 анализа знака псевдочастного вырабатывает сигнал управления (очередную цифру псевдочастного).

При положительном знаке содержания второго накопительного сдвигового регистра

4 очередная цифра псевдочастного равна плюс единице, и сумматор-вычитатель 1 работает в режиме суммирования, а сумматорвычитатель 2 — в режиме вычитания. При отрицательном знаке содержания очередная цифра псевдочастного равна минус единице, сумматор-вычитатель 1 работает в режиме вычитания, а сумматор-вычитатель 2 — в режиме сложения. Вычитание производится при помощи дополнения. Блок анализа соотношения между делимым и делителем 12 производит проверку выполнения условий Х;;)

) У 2 — путем анализа изменения знака очередной цифры псевдочастного. В случае выполнения условия (цифра псевдочастного остается прежней) величина показателя / на следующей итерации не изменяется. При

Х;;(У.2 — >, т. е. при перемене знака цифры псевдочастного происходит изменение величины показателя итерации на единицу.

Таким образом, значение делимого У, сдвинутое на 2 —, вычитается из содержания второго накопительного сдвигового регистра

4 в сумматоре-вычитателе 2, а константа 2 — суммируется с содержанием первого накопительного сдвигового регистра 3 в сумматоревычитателе 1 до тех пор, пока содержание второго накопительного сдвигового регистра

4 не станет отрицательным.

Зо

В конце цикла операции деления в первом накопительном сдвиговом регистре 3 находится частное от деления Х íà У, а содержание второго накопительного сдвигового регистра 4 равно нулю. Для подавляющего большинства значений аргументов (делимого и делителя) итерационный процесс вычисления сходится на итерации, порядковый номер которой меньше величины n+1. В этом случае во втором накопительном сдвиговом регистре 4 содержание равно нулю, блок 9 анализа сходимости процесса, который сравнивает содержание накопительного сдвигового регистра 4 с логическим нулем, выдает сигнал останова процесса вычисления. Сигнал запоминается в блоке 10 сброса, который выдает команду в блок 11 управления прекратить выдачу тактовых сдвигающих импульсов на следующей итерации.

Благодаря асинхронному режиму работы двоичного устройства деления быстродействие из-за повторения ряда итераций понижается незначительно для деления двух двоичных чисел, представленных в форме с фиксированной запятой с интервалом изменения каждого из аргументов от нуля до единицы.

Двоичное устройство деления с унифицированной параллельно-последовательной структурой состоит из простых стандартных цифровых схем и элементов и может быть изготовлено при помощи интегральной технологии с высокой степенью итерации. Устройство совмещает требования надежности, быстродействия, точности, технологичности и унификации, а также определяет оптимальное использование аппаратуры.

Использование устройства целесообразно в качестве специализированного вычислительного блока для выполнения операции деления в реальном масштабе времени или прп большой частоте обращения к этой операции в управляющих системах и в настольных вычислителях.

Формула изобретения

Двоичное устройство деления по авт. св. № 497585, отличающееся тем, что, с целью расширения класса решаемых задач, в него введен блок анализа соотношения между делимым н делителем, первый вход которого соединен с выходом блока анализа знака псевдочастного, второй вход — с третьим выходом блока управления, а выход соединен с вторым входом блока управления.

Источники информации, принятые во внимание при экспертизе:

1. Авт. св. М 497585, кл. G 06F 7/39, 1973.

541171

Г7т; !

/g °

Г

Корректор T. Гревцова

Редактор С. Заика

Заказ 2897/4 Изд. ¹ 1898 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2! ! ! ! !

" 1 "1

Составитель В. Березкин

Техред Е. Петрова