Квазистатическая ячейка памяти

Квазистатическая ячейка памяти

Иллюстрации

Показать все

Реферат

 

i i) 54ll97

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 26.06.74 (21) 2039470/24 с присоединением заявки № (51) М. Кл G 11С 11/40

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.327.66 (088.8) Опубликовано 30.12.76. Бюллетень № 48

Дата опубликования описания 25.04.77 (72) Авторы изобретения

В. Д. Байков, Б. А. Ваградов, Ю. М. Герасимов, В. М. Гусаков, А. Н. Кармазинский и И. А. Можаев

Московский ордена Трудового Красного Знамени инженерно-физический институт (71) Заявитель (54) КВАЗИСТАТИЧЕСКАЯ ЯЧЕЙКА ПАМЯТИ

Государствеииый комитет (23) Приоритет

Изобретение относится к вычислительной технике и электронике и может использоваться при построении микромощных интегральных заполняющих устройств.

Известна ячейка памяти с управляемой обратной связью, содержащая восемь МДП-транзисторов противоположного типа проводимости №

Наиболее близкой по технической сущности к предлагаемой является шеститрапзисторная квазистатическая ячейка памяти, содержащая триггер, выполненный на двух переключающи. ; и двух нагрузочных МДП-транзисторах противоположного типа проводимости, и управляющие элементы, выполненные на МДПтранзисторах, стоки которых подключены к стокам переключающих транзисторов, истоки — к разрядной шине, а затворы — к адресным шинам (2).

Недостаток этой ячейки памяти — жесткое ограничение на отношение удельных крутизн (размеров) управляющих транзисторов и нагрузочных транзисторов триггера для режима записи, что приводит к увеличению активной площади ячейки на кристалле, уменьшению ее помехоустойчивости и надежности раооты в режимах записи и считывания.

Цель изобретения — уменьшение активной площади ячейки на кристалле, повышение ее помехоустойчивости и надежности в работе.

Это достигается тем, что в предлагаемую ячейку памяти включены коммутирующие элементы, выполненные на МДП-транзисторах противоположного типа проводимости с управ5 ляющими транзисторами, стоки которыХ подключены к истокам нагрузочных транзисторов триггера, истоки — к шине нулевого потенциала, а затворы соединены с соответствующими адресными шинами.

10 На фиг. 1 представлена предлагаемая квазистатическая ячейка памяти; на фиг. 2 и 3— другие варианты квазистатических ячеек памяти, построенных на основе статических ячеек.

15 Ячейка памяти (см. фиг. 1) содержит нагрузочные транзисторы 1 и 2 триггера, переключающие транзисторы 3 и 4 триггера, управляющие транзисторы 5 и 6, коммутирующие транзисторы 7 и 8, шину 9 нулевого по20 тенциала, шину 10 питания, адресные шины

11, 12 и разрядную шину 13.

Квазистатическая ячейка памяти (см. фиг. 1) работает в режимах хранения, записи и считывания информации.

25 В режиме хранения потенциалы на адресных шинах 11 и 12 соответствуют уровню логической «1», а на разрядной шине 13 — уровню логического «О», управляющие транзисторы 5 и 6 закрыты, коммутирующие транзисто30 ры 7 и 8 открыты.

541197

В режиме записи на разрядную шину 13 подается потенциал, соответствующий логической «1». Код записываемой информации определяется выбираемой адресной шиной.

При записи логического «О» потенциал, соответствующий уровню логического «О», подается на адресную шину нуля 11, при записи

«1» — на адресную шину единицы 12, что приводит к запиранию одного из коммутирующих транзисторов 7, 8 и отпиранию одного из управляющих транзисторов 5, 6. Поскольку в плече триггера, к которому подключен открытый управляющий транзистор, при записи противоположного кода переключающий транзистор триггера и коммутирующий транзистор закрыты, то на удельную крутизну (размер) управляющего транзистора не накладываются ограничения и запись информации производится так же, как и в динамических ячейках памяти: путем заряда узловой емкости в плече триггера через управляющий транзистор.

В режиме считывания потенциал на разрядной шине 13 соответствует логическому

«О». Разрешающий сигнал, соответствующий логическому «О», подается на адресную шину единицы 12. Если в ячейке хранится логическая «1», то управляющий транзистор открыт и через него протекает ток. Если в ячейке хранится логический «О», то управляющий транзистор закрыт и ток через него отсутствует. Поскольку в режиме считывания «О» управляющий транзистор, переключающий транзистор триггера и коммутирующий транзистор закрыты, узловая емкость в этом плече триггера может заряжаться с постоянной времени, определяемой токами утечки. Поэтому на длительность управляющего сигнала в режиме считывания могут накладываться огр а н ич ения сверху.

Основным достоинством квазистатической ячейки памяти является возможность изготовления всех транзисторов ячейки минимальных размеров, что связано с отсутствием ограничений на соотношения размеров транзисторов для режима записи. Это прнводит к уменьшению активной площади на кристалле (приблизительно в два раза по сравнению с прототипом), а следовательно, к увеличению про5 цента выхода годных и надежности схемы.

Площадь, занимаемая ячейкой на кристалле, при этом не увеличивается.

Поскольку в предлагаемой ячейке отношение удельных крутизн управляющего транзи10 стора и переключающего транзистора триггера меньше в 2 — 3 раза, чем в прототипе, то ее помехоустойчивость в режиме считывания увеличивается. В режиме записи помехоустойчивость ячейки также увеличивается и стано15 вится равной помехоустойчивости в режиме хранения.

Формула изобретения

20 Квазистатическая ячейка памяти, содержащая триггер, выполненный на двух переключающих и двух нагрузочных МДП-транзисторах противоположного типа проводимости, и управляющие элементы, выполненные на

25 МДП-транзисторах, стоки которых подключены к стокам переключающих транзисторов, истоки — к разрядной шине, а затворы— к адресным шинам, отличающийся тем, что, с целью уменьшения активной площади

30 ячейки, увеличения ее помехоустойчивости и надежности в работе, она содержит коммутирующие элементы, выполненные на МДП-транзисторах противоположного типа проводимости с управляющими транзисторами, стоки ко35 торых подключены к истокам нагрузочных транзисторов триггера, истоки — к шине нулевого потенциала, а затворы соединены с соответствующими адресными шинами.

Источники информации, принятые во вни40 мание при экспертизе:

1. Патент СШЛ М 3641511, кл. 340 †1, 1972.

2. Патент СШЛ Ко 3521242, кл. 340 — 173, 1970.

541197

1Z

Ф иг.1

4 иг.3

Фиг. 2

Составитель В. Гордонова

Редактор Е. Караулова Техред Е. Петрова Корректор Н, Аук

Заказ 532/4 Изд. № 230 Тираж 723 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2