Квазистатическая ячейка памяти

Квазистатическая ячейка памяти

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 11 54И98

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 22.08.74 (21) 2054645/24 с присоединением заявки Хе (23) Приоритет

Опубликовано 30.12.76. Бюллетень М 48

Дата опубликования описания 19.04.77 (51) М. Кл."- б 11С 11/40

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.327.66 (088.8) (72) Авторы изобретения

В. Д. Байков, Б. А. Ваградов, Ю. М. Герасимов, В. М, Гусаков, А. Н. Кармазинский и И. А. Можаев (71) Заявитель (54) КВАЗ И СТАТИ ЧЕСКАЯ ЯЧЕЙКА ПАМЯТИ

Изобретение относится к вычислительной технике и электронике и может использоваться при построении микромощных интегральных запоминающих устройств.

Известна ячейка памяти с управляемой об.ратной связью, содержащая восемь МДПтранзисторов противоположного типа проводимости.

Известны также статические ячейки памяти, содержащие пять и шесть МДП-транзисторов.

Из известных ячеек памяти на МДП-транзисторах противополо>кного типа проводимости наиболее близкой по технической сущности к предлагаемой является восьмитранзисторная квазистатическая ячейка памяти, содержащая триггер, выполненный на двух переключающих и двух нагрузочных МДП-транзисторах противополо>кного типа проводимости, управляющие элементы, выполненные на

МДП-транзисторах, стоки которых подключены к стокам переключающих транзисторов триггера, истоки — к первой и второй разрядной шине соответственно, а затворы — к адресной шине, и коммутирующие элементы, выполненные на МДП-транзисторах противоположного типа проводимости с транзисторами управляющих элементов, стоки МДП-транзисторов коммутирующих элементов подключены к истокам нагрузочных транзисторов триггера, затворы — к адресной шине, а истоки— к шине нулевого потенциала.

Недостатком этой ячейки является невысокая помехоустойчивость и низкое быстродей5 ствие в режиме записи. Это объясняется тем, что при записи информации закрыты ооа коммутирующих транзистора и на выходе триггера, подключенного через управляющий транзистор к разрядной шине с потенциалом, соот10 ветствующим уровню логического «О», потенциал не может уменьшаться меньше напряжения отпирания управляющего транзистора по

Еп, + Uo истоку, равного, где Е„, т1 u Uo—

«1

)5 напряжение питания, коэффициент влияния подложки и пороговое напряжение соответственно.

Целью изобретения является повышение помехоустойчивости и быстродействия ячейки в

20 режиме записи.

Это достигается тем, что предлагаемая ячейка памяти содержит дополнительные коммутирующие элементы, выполненные на МДПтранзисторах одного типа проводимости с транзисторами коммутирующих элементов, стоки которых подключены к стокам транзисторов коммутирующих элементов, истоки — к шине нулевого потенциала, а затворы — к второй и первой разрядной шине соответст30 вен но.

541198

20

На чертеже представлена схема предлагаемой квазистатической ячейки памяти.

Ячейка содержит нагрузочные транзисторы

1, 2, переключающие транзисторы S, 4, управляющие транзисторы 5, 6, коммутирующие транзисторы 7, 8, дополнппгельные коммутирующие транзисторы 9, 10, шину нулевого потенциала 11, шину питания 12, разрядные шины 13, 14 и адресную шину 15.

Ячейка памяти работает B ре кимах хранения, считывания и записи информации.

В режиме хранения потенциалы на разрядных шинах 13 и 14 соответствуют уровню логического «О». На адресной шине потенциал соответствует уровню логической «1». Управляющие транзисторы 5 и 6 и дополнительные коммутирующие транзисторы 9 и 10 закрыты, коммутирующие транзисторы 7 и b открыты.

JS режиме считывания потенциалы на разрядных шинах не изменяются и соответствуют уровню логического «О». На адресную шину подается разрешающий сигнал, соответствующий уровню логического «О». Управляющие транзисторы 5 и b открыты, все коммутирующие транзисторы 7 — 1U закрыты. Через управляющий транзистор, подключенный к выходу триггера с уровнем логической «1», в соответствующ)l0 разрядную шину протекает ток, указывая состояние триггера, На выходе триггера с уровнем логического «U» управляющии транзистор, переключающии гранзистор триггера и ооа коммутирующих транзистора закрыты, поэтому узловая емкость на этом выходе может заряжаться с постояннои времени, определяемои токами утечки, что накладывает ограничения сверху на длительность управляющего сигнала в режиме считывания.

rs режиме записи на одну из разрядных шин, определяемую кодом записываемои ин<рормации, подается потенциал, соответствующий уровню логическои «1», потенциал другои разряднои шины остается неизменным и соответствующим уровню логического «U». На адресную шину подается разрешающий сиги ал, соответствующии уровню логического

«U». Управляющие транзисторы 5 и о и один из дополнительных коммутирующих транзисторов 9, 10, затвор которого подключен к раз4 рядной шине с уровнем логической «1», открыты, другие коммутирующие транзисторы закрыты, 0 ячейку записывается информация.

1 оскольку в плече триггера, в которое записывается логический «О», открыт дополнительный коммутирующий транзистор, то уровень логического «О», записываемыи в это плечо, значительно ниже, чем в прототипе, где дополнительные коммутирующие транзисторы отсутствуют. Поэтому помехоустоичивость в режиме записи в предлагаемой ячейке п + г о выше, чем в прототипе, на величину

1+ ri

Быстродействие в режиме записи повышается в 2 — 3 раза за счет дополнительного разряда узловои емкости плеча триггера через дополнительный коммутирующий транзистор.

Формула изобретения

Квазистатическая ячейка памяти, содержащая триггер, выполненный на двух переключающих и двух нагрузочных Мд11-транзисторах противоположного типа проводимости, управляющие элементы, выполненные на !

Ид! I-транзисторах, стоки которых подключены к стокам переключающих транзисторов триггера, истоки — к первой и второй разряднои шине соответственно, а затворы — к адреснои шине, и коммутирующие элементы, выполненные на Мд11-транзисторах противоположного типа проводимости с транзисторами управляющих элементов, стоки Мдli-транзисгоров коммутирующих элементов подключены к истокам нагрузочных транзисторов триггера, затворы — к адресной шине, а истоки — к шине нулевого потенциала, о т л ич а ю щ а я с я тем, что, с целью повышения помехоустоичивости и быстродействия ячейки, она содержит дополнительные коммутирующие элементы, выполненные на Мд 1-транзисторах одного типа проводимости с транзисторами коммутирующих элементов, стоки которых подключены к стокам транзисторов коммутирующих элементов, истоки — к шине нулевого потенциала, а затворы — к второй и первой разрядной шине соответственно.

541198

Составитель Ю. Герасимов

Текред И. Карандашова

Корректор 3. Тарасова

Редактор Е. Караулова

Типография, пр, Сапунова, 2

Заказ 684/1 Изд. № 317 Тираж 769 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Я(-35, Раушская наб., д. 4/5