Устройство для определения среднеквадратичного значения

Устройство для определения среднеквадратичного значения

Иллюстрации

Показать все

Реферат

 

. . г-;

О П И С А Н И Е (и) 542997

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Со)оз Советских

Соцналнстнческнх

Республнн (61) Дополнительное к авт. свид-ву (22) Заявлено 29.10.74 (21) 2071480/24 с присоединением заявки № (23) Приоритет

Опубликовано 15.01.77. Бюллетень № 2

Дата опубликования описания 07.02.77 (51) М. Кл.2 б 06F 15/36

Государственный комитет

Совета Мнннстров СССР по делам изобретений и открытий (53) УДК 681.325(088.8) (72) Авторы изобретения В. А. Кондрашин, В. Г. Рыгалин, А. С. Якшин и Д. А. Гречинский (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ

СРЕДНЕКВАДРАТИЧНОГО ЗНАЧЕНИЯ

Йзобретение относится к вычйслительной технике и может быть использовано, в частности, для измерения погрешностей величин в зависимости от различных факторов.

Известны устройства для определения среднеквадратичного значения. Одно из известных устройств для получения среднеквадратичного значения содержит квадраторы и корнеизвлекатели. При этом общая погрешность складывается из ошибок дискретности каждого из упомянутых блоков, и результирующая точность невелика. Кроме того, блоки, входящие в состав устройства, отличаются невысокой надежностью (11. Другое известное устройство содержит и нуль-органов, выход каждого из которых через соответствующий дешифратор подключен к входу элемента ИЛИ, блок управления, первый выход которого соединен с управляющими входами дешифраторов, линейный и квадратичный интеграторы, входы которых подключены к выходу цифрового генератора развертки, причем управляющие входы интеграторов соединены со вторым выходом блока управления, первый выход линейного интегратора соединен с входами и нульорганов, а вторые выходы линейного и квадратичного интегратора подключены к соответствующим входам блока памяти, выход элемента ИЛИ подключен к одному из входов блока управления, другой вход блока управления соединен с выходом и-ro дешифратора и с первым управляющим входом блока памяти (21. Это известное устройство характеризуется невысокой точностью и надежностью, обусловленными применением аналоговых блоков.

Целью изобретения является повышение точности и надежности работы. В описываемом устройстве это достигается тем, что в него дополнительно введены (и+1)-й нуль-орган и

10 подключенный к его выходу (n+1)-й дешифратор, управляющий вход которого соединен с первым выходом блока управления, выход (и+1) -го дешифратора подключен к входу элемента ИЛИ и к второму управляющему

15 входу блока памяти, первый вход (и+1) -го нуль-органа подключен к первому выходу квадратичного интегратора, а второй вход— к выходу блока памяти.

На чертеже приведена блок-схема описывае20 мого устройства.

Оно содержит нуль-органы 1 и 2, блок управления 3, блок памяти 4, элемент ИЛИ 5, дешпфраторы б и 7, дополнительный нуль-орган 8, дополнительный дешифратор 9, линей25 ный интегратор 10, цифровой генератор 11 и квадратичный интегратор 12.

На входы I, ..., N подаются коды чисел аь ..., а>-. Для упрощения рассмотрим работу устройства при вводе в него двух усредняемых

Ç0 значений, например коды чисел а) и аз. В этом

542997 случае исключаются промежуточные (и — 2) нуль-органы н дешифраторы, и на вход У подается код числа а .

В исходном состоянии с выхода блока управлен я 3 поступают единич (ые с .палы на 5 вход дешифратора 6, разрешающие прохождение единичного сигнала с выхода нуль-органа 1 через элемент ИЛИ 5 на блок управления 3 для формирования импульсов управления. С входами нуль-органов 1 и 2 соединен выход линейного интегратора 10.

При работе устройства начинается одновременное формирование цифровых линейного (на линейном интеграторе 10) и квадратичного (на квадратичном интеграторе 12) кодов.

При достижении линейного кода, равного значению кода числа аь с выхода нуль-органа 1 единичный сигнал через дешифратор 6 и элемент ИЛИ 5 поступает на блок управления 3, при этом происходит сброс линейного интегра- 20 тора 10 и одновременно формируется счетный импульс, по окончании которого на дешифратор 7 от блока управления 3 поступает разрешение на прохождение единичного сигнала с выхода нуль-органа 2. В квадратичном инте- 25 граторе 12 при этом сохраняется значение квадрата первого числа. После поступления импульса сброса из блока управления 3 в линейном интеграторе 10 код начинает расти с нулевого значения, а в квадратичный интегра- 30 тор 12 к уже записанному значению квадрата первого числа добавляется значение квадрата второго числа. При сравнении кодов числа а и кода линейного интегратора 10 с выхода дешифратора 7 поступает импульс записи сум- 35 мы квадратов в блок памяти 4. По окончании записи происходит сброс интеграторов 10 и

12. Одновременно с импульсом сброса интеграторов 10 и 12 блок управления 3 формирует сигнал, разрешающий работу дополнитель- <р ного дешифратора 9. После сброса вновь начинается формирование разверток. Происходит сравнение кода квадратичного интегратора 12 и кода, записанного в блоке памяти 4.

В момент сравнения с выхода дополнительно- 4 го цифрового нуль-органа 8 поступает единичный импульс через дополнительный дешифратор 9 на установочные входы регистра блока памяти 4. Этим импульсом осуществляется запись среднеквадратического значения из линейного интегратора 10 в отдельный регистр блока памяти 4. После записи конечной величины осуществляется сброс интеграторов, и схема переводится в первоначальное состояние.

Формула изобретения

Устройство для определения среднеквадратичного значения, содержащее и нуль-органов, выход каждого из которых через соответствующий дешифратор подключен к входу элемента ИЛИ, блок управления, первый выход которого соединен с управляющими входами дешифраторов, линейный и квадратичный интеграторы, входы которых подключены к выходу цифрового генератора, причем управляющие входы интеграторов соединены со вторым выходом блока управления, первый выход линейного интегратора соединен с входами и нуль-органов, а вторые выходы линейного и квадратичного интеграторов подключены к соответствующим входам блока памяти, выход элемента ИЛИ подключен к одному из входов блока управления, другой вход блока управления соединен с выходом и-го дешифратора и с первым управляющим входом блока памяти, отличающееся тем, что, с целью повышения точности и надежности работы устройства, в него дополнительно введены (и+1) -й нуль-орган и подключенный к его выходу (и+1) -й дешифратор, управляющий вход которого соединен с первым выходом блока управления, выход (n+1)-го дешифратора подключен к входу элемента ИЛИ и к второму управляющему входу блока памяти, первый вход (n+1)-го нуль-органа подключен к первому выходу квадратичного интегратора, а второй вход — к выходу блока памяти.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР Kю 213411, М. Кл G 06F 7/38, 1966.

2. Авторское свидетельство СССР № 432493, М. Кл G 06F 7/38, 1972, 542997

Составитель Г. Осипов

Техред Е. Петрова Корректор Т. Добровольская

Редактор Л. Тюрина

Типография, пр. Сапунова, 2

Заказ 101/3 Изд. № 102 Тираж 899 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, K-35, Раушская наб., д. 4/5