Симмирующее устройство для цифрового дифференциального анализатора

Симмирующее устройство для цифрового дифференциального анализатора

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕМ ИЯ

Союз Советских

Социалистических

Республик (»)643958

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— Ф 1 . (22) Заявлено 27.03.73(21) 1897993/24 (51) М. Кл 2

Q 06 Л 1/02 с присоединением заявки №(23) Приоритет

Государственный комитет

Сванте Министров СССР оо делам изобретений и открытий (43) Опубликовано25.01.77.Бюллетень ¹ 3 (53) УДК 681 14 (088. 8) (45) Дата опубликования описания 21.03.78 (72) Авторы изобретения

В.Л. Арье, Ю.Л. Иваськив и Н.К. Ференец (71) Заявитель Киевский оРдена ТРУдового КРасного Знамени завод эпектРонных вычислительных и управляющих машин (54) СУММИРУЮШЕЕ УСТРОЙСТВО ДЛЯ !11ЛФРОВОГО

ДИФФЕРЕНЦИАЛЬНОГО АНАЛИЗАТОРА

Изобретение относится к вычислительЕ ой технике и предназначено для суммирования приращений в цифровых дифференциеальных анализаторах.

Известно суммирующее устройство, содержащее регистры, элементы И $1).

Это устройство имеет низкое быстродей ютвие.

Известно также устройство, содержащее блок памяти и блок синхронизации. lO

Известное устройство обладает сложной структурой, так как для его реализации необходим реверсивный счетчик, сдвигающий регистр, однозарядный сумматор.

11елью изобретения является упрощение !5 устройства.

Поставленная цель достигается тем, что устройство содержит блок управления, дна элемента ИЛИ, два элемента И, счетчик, первый и второй выходы которого соединен а 20

jc первыми входами соответственно первого и второго элемента ИЛИ, первый выход блока синхронизации соединен со вторым ,входом первого элемента ИЛИ, первыми вхо дами элементов И и счетчика, второй выход 25 блока синхронизации соединен через блок. управления со вторыми входами элементов И и блока памяти, выходы первого и второго элементов ИЛИ соединены соответственно

1 с третьими входами первого и второго элементов И, выходы которых соединены соот ветственно со вторым и третьим входами счетчика, третин выход которого соеди )е-.с1 третьим входом блока памяти, первый ьыход ,которого соединен с четвертым входом счет чика, а второй выход является выходом устройства, третий и второй входы соответственно первого и второго элементов ИЛИ являются входами устройства.

На чертеже приведена схема устройства, I

Она содержит первый элемент ИЛИ 1, второй элемент ИЛИ 2, первый элемент И 3, второй элемент И 4, блок памяти 5, счетчик 6, блок управленнч 7 и блок синхронизации 8.

Счетчик 6 построен на основе фазо-импульсного многоустойчивого элемента и предназначен для поразрядного суммирова1 ния чисел, представленных в фазо-импульс,ном и число-импульсном кодах. Блок управ

543958 пения 7 предназначен для выработки управ- ляюших сигналов с целью обеспечения возможности использования накапливающего принципа суммирования на многоустойчивыл) о элементах.

Устройство работает следующим образом.

По команде, поступающей из блока управления 7, первое слагаемое, представленное в фазо-импульсном коде, поступает из блока памяти 5 на информационный вход счетчика 6 и за время большого такта фазоимпульсного кодирования информации запо- минвется в нем. За время следующей команды, действующей в течение второго такта„ информация о величине приращения, представленная в число-импульсном коде, посту пает на вход элемента 1 (или 2) и через элемент 3 (или 4) на счетный вход счет-, чика 6.

За время этого же такта информация о переносе (или замене), полученная в предыдущем шаге суммирования, поступает на вход соответственно элемента 1 (или 2).

Суммарное значение величин приращения и переноса (или заема) в течение второго и третьего тактов фазо-импульсного кодирования информации фиксируется и автоматически суммируется в счетчике 6 с величиной первого слагаемого. Результат суммирования с выхода счетчика 6 поступает на вход блока памяти в течение третьего так та.

Следовательно, весь процесс суммирования выполняется в предлагаемом устройст ве за три такта фазо-импульсного кодирования информации.

Таким образом, предлагаемое суммирующее устройство обладает более простой

4 структурой и, следовательно, требует дчя построения меньших затрат нв оборудовани . ормула изобретения

Суммирующее устройство для цифрового дифференциального анализатора, содержащее блок памяти и блок синхронизации, о т л и- чающееся тем,что,сцельюупрощения устройства, оно содержит блок управления, два элемента ИЛИ, два элемента И, счетчик, первый и второй выходы которого =оединены с первыми входами соответственно первого и второго элементов ИЛИ, первый выход блока синхронизации соединен сс( у вторым входом первого элемента ИЛИ, пер ь ми входами элементов И и счетчика, втс рой выход блока синхронизации соединен через блок управления со вторыми входами.

I млементов И и блока памяти, выходы перво р го и второго элементов ИЛИ соответствен-; но соединены с третьими входами первого и второго элементов И, выходы которых со1единены соответственно со вторым и третьим входами счетчика, третий выход котой рого соединен с третьим входом блока памы ти, первый выход которого соединен с четвертым входом счетчика, а второй выход яЫ пяется выходом устройства, третий и второй входы соответственно первого и второго элф30 ментов ИЛИ являются входами устройства., Источники информации, принятые во вни- мание при экспертизе:

1. Майоров С.A., Новиков Г.И. Малогаба ритные вычислительные машины Л., "Маши35 построение" 1 967, стр. 80-85. 2. Неслуховский К,С., цифровые дифференциальные анализаторы "Машиностроение" 968, стр. 196, рис. 120.

БНИИПИ Заказ 755/65

Тираж 818 Подписное

Филиал ППП Патент», r. Ужгород, ул. Проектная, 4