Устройство управления каналами

Устройство управления каналами

Иллюстрации

Показать все

Реферат

 

() 1) 545983

ОПИСАН И Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ, Со сз Сооотсннх

Соокалистичесних

Ресг:, 5;.хк (61) Зависимое от авт. свидетельства (22) Заявлено 05.06.72 (21) 1791976/24 с присоединением заявки № (32) Приоритет

Опубликовано 05.02.77. Бюллетень ¹ 5

Дата опубликования описания 03.03.77 (51) М. Кл. G 06F 9/18

G 06F 3/04

Гссуда-стаса::мй комитет

Соаата Мнкострсс СССР (53) УД К 681. 326 (088.8) оо делам наебретеи.й

И от рытой (72) Авторы изобретения

В. П. Качков и Ю. В. Тихович (71) Заявитель (54) УСТРОЙСТВО УПРАВЛЕНИЯ КАНАЛАМИ

Изобретение относится к вычислительной технике, в частности к устройствам управления каналами ввода-вывода электронно-вычислительных машин с микропрограммным управлением.

Известны устройства управления каналамп, содержащие коммутаторы и блоки управления передачей данных, соединенные при помощи соответствующих информационных и управляющих шин с каналами ввода-вывода и процессором вычислительной машины с микропрограммным управлением.

Недостатками известных устройств управления каналами являются постоянное (нерегулируемое) время удовлетворения запросов каналов при одном уровне микропрограммного прерывания для однотипных каналов и отсутствие необходимой взаимоблокировки при их одновременной работе.

Целью изобретения является расширение функциональных возможностей устройства путем управления временем удовлетворения запросов каналов и повышение надежности устройства при одновременной работе однотипных каналов.

Сущность изобретения заключается в том, что в устройство введены блок управления запросами на микропрограммное прерывание, блок управления адресом постоянной памяти, блок управления запросами на передачу данных и блок адресации каналов. Первый выход блока управления запросами на микропрограммное прерывание соединен с первым входом блока управления адресом постоянной па5 мяти, первьш выход которого подключен к первому входу блока управления запросами на передачу данных. Второй и третий входы блока управления запросами па передачу данных соединены соответственно со вторым вы10 ходом блока управления запросами на микропрограммное прерывание и выходом блока управления передачей данных, вход которого подключен к первому выходу блока управления запросами на передачу данных. Второй выход последнего подключен к первому входу блока адресации каналов, второй вход которого соединен с третьим выходом блока управления запросами на микропрограммное прерывание. Первый выход блока адресации каналов

Ж подключен к управляющему входу коммутатора, второй вход и второй выход блока управления адресом постоянной памяти подключены соответственно к адресным входу и выходу устройства. Третий, четвертый и пятый входи

25 блока управления адресом постоянной памяти, четвертый и пятый входы и третий выход блс— ка управления запросами на передачу данны.;, третий вход, второй и третий выходы блока адресации каналов, входы и четвертый выход

30 блока упрагления запросами на микропро545983

10

20 граммное прерывание соединены с соответствующими управляющими входами и выходами устройства.

На фиг. 1 показана предложенная схема устройства управления однотипными каналами, процессор и два управляемых канала; на фиг. 2 — блок управления запросами на микропрограммное прерывание; на фиг. 3 — блок управления адресом постоянной памяти; на фиг. 4 — блок управления запросами на передачу данных; на фиг. 5 — блок адресации каналов.

Устройство управления 1 связано с процессором 2 и каналами шинами различного назначения.

В состав процессора входит оперативная память 3, арифметическо-логическое устройство

4, входные 5 и выходные 6 информационные шины, блок микропрограммного управления 7, постоянная память 8, адресный регистр 9 постоянной памяти, дешифратор микрокоманд

10.

Блок управления каналами 11 и 12 включает в себя блок управления запросами на микропрограммное прерывание 13, блок управления 14 адресом постоянной памяти, блок управления 15 запросами на передачу данных, блок адресации каналов 16, коммутатор 17 с управляющим входом 18, блок управления передачей данных 19.

На фиг. 1 показаны также входные 20 и выходные 21 информационные шины каналов, шины 22 передачи (полей) микрокоманд, шины 23 адресации каналов, шины 24 запросов каналов на передачу данных, шины 25 запросов каналов, шины 26 управления каналами, входные 27 и выходные 28 шины управления процессором, шины 29 запросов каналов на обслуживание, выходные 30 и входные 31 шины передачи адреса постоянной памяти, Блок управления 13 запросами на микропрограммное прерывание (фиг, 2) содержит дешифратор запросов (каналов) на обслуживание

32, триггер 33 запросов каналов на микропрограммное прерывание, схему установки 34 триггера 33, регистр блокировки повторного прерывания 35, схемы установок 36, регистра

35, схему запроса 37 второго канала на обслуживание, схему блокировки 38 возврата адреса постоянной памяти, шину запроса 39 первого канала на обслуживание (группа шин 29), схему И 40, шину 41 подачи сигнала такта переключения, триггер блокировки 42 повторного прерывания первого канала (в регистре

35), схему И 43, шину 44 подачи последнего сигнала такта переключения, шину 45 подачи первого сигнала такта возврата, схему И 46, шину 47 предварительного запроса первого канала на обслуживание (группы шин 29), схему НЕ 48, схему И 49, шину запроса 50 второго канала на обслуживание (группа шин

29), схему НЕ 51, схему И 52, триггер блокировки 53 повторного прерывания второго канала (в регистре 35), шину 54 подачи второго

65 сигнала такта возврата, схемы И 55, 56, схему

11Р 57

Блок управления 14 адресом постоянной памяти (см. фиг. 3) содержит: регистр возврата

58 адреса постоянной памяти, схему приема 59 (в регистр 58), регистр 60 признаков запросов каналов на обслуживание, схему занесения 61 (в регистр 60), шифраторы 62 признаков запросов каналов на обслуживание, схемы управления 63 шифратором признаков запросов канала, схему формирования 64 адреса постоянной памяти, шину 65 подачи первого сигнала такта переключения, шину бб подачи второго сигнала такта переключения, схему И 67, схему ИЛИ 68, шины 69 признаков запросов каналов (группы шин 29), шину 70 подачи сигнала опроса регистра 60 (признаков запросов каналов на обслуживание), схему И 71, шину 72 подачи признака такта возврата (группа шин 22), схему выдачи (содержимого регистра 58) 73, шину 74 подачи последнего сигнала такта возврата, схему И 75.

В блок управления 15 запросами на передачу данных (см. фиг. 4) входят: дешифратор 76 запросов каналов на передачу данных, триггер

77 работы первого канала, триггер 78 работы второго канала, схема срочного запроса 79 второго канала, триггер блокировки запроса

80 второго канала, шина запроса 81 первого канала на передачу данных (группы шин 24), схема И 82, схемы ИЛИ 83, 84, шина 85 передачи сигнала переключения на такт передачи данных, схема установки 86 (триггера 77), схема HE 87, схема И 88, шина запроса 89 второго канала на передачу данных (группы шин

24), схема ИЛИ 90, схема установки 91 (триггера 78), шина 92 срочного запроса второго канала на передачу данных (группы шин 24), шина 93 срочного запроса первого канала на передачу данных (группы шин 24) схема HE

94, схема И 95, схема HE 96, шина 97 передачи сигнала последнего такта цикла передачи данных (такта записи), шина 98 передачи признака такта записи, схема И 99.

В блок адресации 16 каналов (см. фиг. 5) входят: регистр 100 признаков канала, дешифратор 101, управляющий подключением регистров каналов к входным информационным шинам процессора, дешифратор 102, управляющий подключением регистров каналов к выходным информационным шинам процессора, дешифратов 103 поля установки (отдельных триггеров), схема 104 приоритетов типа запросов каналов, дешифратор 105 приоритета признаков канала, схемы ИЛИ 106, 107, триггер признака 108 первого канала (в регистре 100), триггер признака 109 второго канала (в регистре 100), схемы И 110, схема ИЛИ 111, схема HE 112, схемы И 113, схема ИЛИ 114, схема HE 115.

Устройство управления 1 однотипными каналами предназначено для подключения к процессору одинаковых, с точки зрения использования оборудования процессора, каналов вво545983 да — вывода и управления передачей данных между ними и процессором.

Через устройство 1 к процессору 2 могут быть подключены два однотипных канала 11 и 12 (селекторных или селекторный и мультиплексный, имеющий автономную память для хранения управляющих слов).

Каждый канал содержит набор регистров, управляющих триггеров, логических схем и необходимых шин.

Управление вычислительной системой, в которой применено устройство управления 1 однотипными каналами, осуществляется по программе с использованием команд, которые реализуются по микропрограммам. Одной из основных системныx функций является передача управляющей информации между подсистемами на всех этапах выполнения операций ввода †выво (операций передачи данных).

Операция передачи данных начинается по инструкции, которая задает адрес канала и устройства ввода — вывода и при помощи специальных управляющих слов указывает код команды, начальный адрес оперативной памяти, количество слов данных, которые необходимо передать, и другие управляющие признаки. Канал формирует управляющее слово и хранит его в своих регистрах или в специальной памяти.

Передача управляющей информации между процессором и регистрами каналов производится через входные информационные шины 5, арифметическо-логическое устройство 4, выходные информационные шины 6, коммутатор

17 и входные информационные шины 20 каналов.

Содержимое регистров каналов может быть микропрограммно проанализировано через выходные информационные шины 21 каналов, коммутатор 17, входные информационные шины 5 процессора и арифметическо-логическое устройство 4.

При передаче управляющей информации между регистрами каналов 11, 12 и процессором 2 указанный в микрокоманде признак регистра, в который необходимо принять или из которого необходимо выдать информацию, принимается через соответствующие шины 22 передачи (полей) микрокоманды в блок адресации каналов 16 и поступает в управляющие каналы через шины 23.

Получив команду (необходимую управляющую информацию), канал освобождает процессор для выполнения других инструкций.

Канал 11 (12) при готовности принять или передать байт или группу байтов (слов) данных, возбуждает запрос на передачу данных, который через соответствующую шину (группу цин 24) запросов каналов на передачу данных, блок управления 15 запросами на передачу данных и шину запросов 25 каналов поступает в блок микропрограммного управления 7 процессора. Поэтому запросу работа процессора по выполнению текущей микропрограммы после завершения очередного цикла «чте10

9 э

65 ние — обработка — запись» приостанавливается на цикл передачи данных между оперативной памятью и каналом.

Для передачи адреса оперативной памяти и информации ввода-вывода (данных) псполь зуются обычно шины и блоки, не показанные на фиг. 1.

При удовлетворении каждого запроса на передачу данных установка необходимых тактов «чтения — записи», управление коммутацией информационных шин каналов и процессора, модифицировяиис адреса данных и счетчика передаваемых слог производится при помощи блока управления передачей данных 19, который подключен к управляемым каналам через шины 26, а с бло;;см микроирограммного управления 7 связан через входные 27 и выходные 28 ишны управления процессором соответственно.

Когда канал заканчивает передачу данных, оН возбуждает запрос на обслуживание, которьш через соответствую.цую шину группы шин

29, o;:o» управленич 13 запросами (каналов) на микропрогрям..шое прерывание и соответствующую t,t,íó 25 поступает B блок 7. По

=тому с . гналу и процессоре прерывается выполнение текув,сй м кроирограммы после загершения очередного цикла «чтения — обработки — ... запись», если процессор не выполняет более приоритетной микропрограммы (и".èpèìñð, ооряботки возникшей ошибки) .

Лдрес следующей микрокоманды, которая должна была выполняться, передается через гыходные шины 30 в б".ок управления адресом постояшлой памяти 14. где он и запоминается. При этом в блоке 14 формируется начальный адрес обслуживающей микропрограммы и передастся ".срез входные шины 31 в адресный регистр 9 постоянной памяти 8.

Таким образом производится переключение на микропрогр амхлиое прерывание.

Основной функцией обслуживающей микропрограммы является передача управляющей информации между регистрами каналов и процессором. Признак канала, запрос которого будет удовлетворяться. автоматически устанавливается в блоке адресации каналов 16 по признаку канала, получившего приоритет обслуживании его запроса в блоке управления запросами на микропрограммное прерывание

13. Это позволяет использовать одну микропрограмму для обслуживания запросов различных каналов без предварительного микропрограммного переключения признака канала, между регистрами которого и процессором будет производиться обмен управляющей информации.

Микропрограмма, 06c1) живяюлцая 3311pocbl каналов, производит следуюгцис действия: запоминает содержимое регистров процессора, которые будут использованы при работе с каналом в специальной части оперативной памяти; считывает управляющее слово (канала), расположенное в специальной части оператив545983

Зо

:пециальный такт переключения адреса по.тоянной памяти. Одним из сигналов такта пе>еключения по шине 41 устанавливается через

:хему 36 в единичное состояние триггер блокиовки 42 повторного прерывания первого ка(ала в регистре 35. При этом через схему И 43

60 ной памяти (недоступной программисту); при этом адрес памяти, где расположено управляющее слово, формируется в блоке микропрограммного управления 7 по признаку канала, получившему приоритет в обслуживании процессором его запроса и поступающему из блока адресации каналов 16 по соответствующей входной шине 27; определяет по признаку запроса канала на обслуживание (окончание операции ввода— вывода, зацепление по данным, по команде и т. д.), поступающему из канала в блок управления адресом постоянной памяти 14 по соответствующей шине группы шин 29, начальный адрес микропрограммы, обслуживающей данный признак; выполняет необходимые действия (окончание операции ввода — вывода, зацепление и т. д.) и записывает модифицированное или вновь сформированное (при зацеплении) управляющее слово в оперативную часть памяти; восстанавливает содержимое регистров процессора из части оперативной памяти, запомненное в начале выполнения данной микропрограммы; продолжает выполнение прерванной микропрограммы, начиная с адреса микрокоманды, запомненного в блоке 14. Этот адрес возвращается в адресный регистр 9 постоянной памяти по входным шинам 31.

Каналы рассматриваемой вычислительной системы имеют одинаковый приоритет в обслуживании их запросов, но при одновременном поступлении запросов от разных каналов предпочтение отдается первому каналу, к которому обычно подключаются более скоростные внешние устройства, имеющие ограниченное время ожидания удовлетворения процессором их запросов на обслуживание в некоторых последов ательн остях цепочек ком анд.

Ко второму каналу подключаются устрой=тва; менее критичные ко времени удовлетворения их запросов на обслуживание и передачу данных.

Для определения приоритета запросов канаюв на обслуживание используется блок уп)авления запросами на микропрограммное зрерывание 13, представленный на фиг. 2.

При поступлении запроса на обслуживание и первого канала по соответствующей шине

19 группы шин 29 запросов на обслуживание станавливается признак запроса первого ка ала на выходе схемы И 40 дешифратора при>ритетов запросов на обслуживание 32. При

>том через схему установки 34 триггер 33 пе>еводится в единичное состояние, при котором

: блоке микропрограммного управления 7 про<ессора после завершения очередного цикла

>бращения к оперативной памяти выполняется блокируется возможность повторной установки признака запроса па обслуживание на выходс любой схемы И дешифратора 32. Последним сигналом такта переключения адреса постоянной памяти по шине 44 триггер запросов

ЗЗ каналов па микропрограммное прерывание переводится в нулевое состояние.

Триггер 42 остается в единичном состоянии до окончания выполнения обслуживающей микропрограммы, т. е. до такта возврата адреса постоянной памяти, Первым сигналом этого такта по шине 45 через схему И 46 (по признаку такта возврата) триггер 42 переводится в нулевое состояние, и становится возможной установка запроса на обслуживание на выходе соответствующей схемы И дешифратора 32, если какой-либо канал установил запрос на обслуживание.

К первому каналу подключаются обычно более быстродействующие устройства (например, магнитные диски), имеющие ограниченное время ожидания получения новых команд в некоторых последовательностях цепочек команд. Поэтому первый канал формирует сигнал предварительного запроса на обслуживание в тот момент времени, когда ему остается передать под управлением текущего управляющего слова канала не более максимального количества байтов, на передачу которых каналу потребуется время, несколько превышающее время, необходимое для удовлетворения запроса на обслуживание второго канала с учетом того, что при этом первый канал продолжает передачу данных и, следовательно, отнимает часть времени процессора и, таким образом, удлиняет время выполнения микропрограммы обслуживания запроса второго канала.

Предварительный запрос, поступающий из наиболее приоритетного (первого) канала по соответствующей шине 47 группы шин запросов на обслуживание 29 через схему НЕ 48 блокирует возможность установки запроса на выходе схемы И 49 (схемы 37 запроса второго канала на обслуживание) на время ожидания установки и удовлетворения запроса первого канала на обслуживание.

Если второй канал установил запрос на соответствующей шине 50 группы шин 29 и нет ни запроса, ни предварительного запроса первого канала, и процессор уже не выполняет обслуживающую микропрограмму канала, т. е. не установлен ни один триггер в регистре блокировки повторного прерывания 35, то на выходе схемы И 52 дешифратора запросов на обслуживание 32 устанавливается признак запроса второго канала, по которому (так же, как и по запросу первого канала) устанавливается в единичное состояние триггер запросов 33 каналов на микропрограммное прерывание и в такте переключения адреса постоянной памяти устанавливается триггер блокировки

53 повторного прерывания второго канала в регистре 35 через схему установки 36. Этот триггер находится в единичном состоянии до

545983

15 мы обслуживания запроса канала будет установлен запрос этого же нли другого канала, то возврат адреса постоянной памяти блокируется сигналом, поступающим из схемы блокировки 38. В этом случае последним сигналом такта возврата, поступающим по шине 74, по единичному состоянию соответствующего триггера блокировки повторного прерывания (42 или 53) через схему И 75 и соответствую25 щую схему управления 63 и шифратор 62 (по признаку запроса, поступившем по соответствующей шине 69 группы шин 29), а также через схему занесения 61 устанавливается в регистре 60 признак запроса канала, получивЗО щего приоритет в обслуживании.

Микрокоманда, следующая за тактом возврата, выполняемым микропрограммно, производит переход к считываничо соответствующе10 управляющего слова канала, определению

Ç5 признака запроса и т. д. Таким образом, как бы продолжается начатая по первому запросу микропрограмма обслуживания. Это позволяет сократить время обслуживания запросов каналов, что особенно важно для устройств типа

40 магнитных дисков (т, е. устройств, имеюгцих ограниченное время ожидания новых команд в некоторых последовательностях цепочек команд) .

Прп одновременной работе обоих канало»

45 время выполнения обслуживающих микропрограмм удлиняется из-за того. что отдельные циклы оперативной памяти и оборудование процессора используются для удовлетворения запросов каналов на передачу дан ых. Для регулирования частоты удоглетворяемых процессором запросов на передачу данных при одновременной работе обоих каналов используется блок х правления запросами на передачу данных !5, представленный на фиг. 4.

При поступлении запроса на передачу данных по соответствующей шине 81 группы шин запросов на передачу данных 24, если не удовлетворяется запрос второго канала (т. е. пе установлен в единичное состояние триггер 78

® работы второго канала) н нет признака срочного запроса второго канала (на выходе схемы 79), то на выходе схемы И 82 дешифратора запросов 76 каналов на передачу данных устанавливается признак запроса первого канала на передачу данных, который через схеокончания выполнения микропрограммы обслуживания запроса второго канала. Прп этом через схему И 43 блокируется возможность повторной установки триггера 33. В такте возврата триггер 53 сбрасывается через схем1

И 46.

Если к началу выполнения такта возврата какой-либо канал установил запрос на микропрограммное прерывание на соответствующей шине (39 или 50), то первым сигналом такта возврата по шине 45 триггер блокировки повторного прерывания того канала, запрос «оторого удовлетворялся, переводится в нулевое состояние, а следующим сигналом такта возврата по шине 54 через схему И 55 и схему установки 36 переводится в единичное состояние триггер 42, если установлен запрос первого канала, или триггер 53, если установлен запрос второго капала и нет ни запроса, ни предварительного запроса первого канала. При этом блокируется возврат к прерванной микропрограмме при помощи схемы блокировки 38 возврата адреса постоянной памяти, состоящей из последовательно соединенных схемы И 56 и схемы НЕ 57, и организуется переход непосредственно к считыванию соответствующего управляющего слова и определению признака запроса на обслуживание, минуя запоминание содержимого регистров процессора, так как в специальной части оперативной памяти еще находятся копии содержимого регистров процессора, записанные при первом переходе к микропрограмме обслуживания.

Признак запроса формируется при помощи блока управления адресом постоянной памяти, представленного на фиг. 3.

Первым сигналом такта переключения по шине 65, выполняемого в процессоре по запросу каналов на микропрограммное прерывание, текущий адрес прерванной микропрограммы через выходные шины 30 и схему приема 59 передается в регистр возврата адреса 58 постоянной памяти.

Следующим сигналом такта переключения, приходящим по шине 66, по установленному запросу с триггера 33 через схему И 67 и схему ИЛИ 68, входящие в состав с. емы формирования 3;Ippc3 постоянной памяти 64, начальный адрес .. пкропрограмм обслуживания»ередается иа входные адресные шины 31.

Последним сигналом такта переключения. приходящим по шине 44, по признаку канала, получившему приоритет в обслуживании его запроса (т. е. по триггерм блокировки повторного прерывания 42 или 53) через соответствующую схему управления 63, соотгетствующий шифратор 62 (по признаку канала, поступивпему по соответствующей шине 69 группы шин 29) и схему занесения 61 в регистре 60 устанавливается признак запроса канала (окончание операции ввода — вывода, зацепление и т. д.).

Затем начинается выполнение обслуживающей микропрограммы. После завершения микропрограммы обслуживания запроса канала выполняется такт возврата, в котором по признаку такта возврата (шина 72), поступающему по соответствующей шине передачи (полей) микрокоманды 22 после одного пз сигналов такта возврата (шина 55), если в блоке

13 не установлен запрос нп одного пз каналов, т. е. если возврат адреса не блокируется схемой 38 (см. фиг. 2), адрес микрокоманды, запомненный в такте переключения, из регистра 58 через схему выдачи 73 и схему

ИЛИ 68 и входные шины передачи адреса 31 передается в адресный регистр 9 и таким образом производится переход к гыполнению прерванной микропрограммы.

Если к моменту завершения микропрограм545983

12 му ИЛИ 83 и схему ИЛИ 84 поступает через соответствующую шину 25 в процессор. По этому запросу процессор переключается ва выполнение тактов «чтения — записи», во время которых осуществляется передача данных между обслуживаемым каналом и оперативной памятью. При этом по сигналу переключения, поступающему по шине 85 и выходной шине 28 управления процессором (из блока 7) через схему 86 устанавливается в единичное состояние триггер 77 работы первого канала, который поддерживает возбужденным выход схемы ИЛИ 83 до окончания цикла передачи данных и блокирует через схему НЕ 87 возможность установки признака запроса второго канала на передачу данных на выходе схемы И 88 дешифратора 76.

Если установлен запрос на передачу данных второго капала Iia соответствующей шине 89 группы шип 24 запросов на передачу данных, нет запроса первого канала и не установлен триггер 80 блокировки запроса второго канала, то на выходе схемы И 88 дешифратора 76 устанавливается признак запроса второго канала, который через схему ИЛИ 90, схему

ИЛИ 84 и шину запросов каналов 25 поступает в блок микропрограммного управления 7.

По сигналу переключения по шине 85 в этом случае через схему 91 устанавливается триггер 78 работы второго канала, единичное состояние которого поддерживает на выходе схемы ИЛИ 90 возбужденным признак запроса второго канала на передачу данных до конца цикла передачи данных.

Если возбуждены запросы обоих каналов на передачу данных одновременпо, то вначале устанавливается признак раооты первого канала и удовлетворяется его запрос.

Обычно приоритет запроса первого канала на передачу данных выше, чем приоритет запроса второго капала. 11о если во втором канале сформировался срочный запрос на передачу данных и поступил по соответствующей шине 92 срочного запроса второго канала группы шин 24, а срочного запроса первого канала на передачу данных нет, то íà выходе схемы И 95 устанавливается признак срочного запроса второго канала, который через схему

НЕ 96 блокирует установку запроса первого канала на передачу данных на выходе схем

И 82 и ИЛИ 83, если даже запрос первого канала установлен.

Признак срочного запроса устанавливается в канале в том случае, если его буфер данных заполнен (в случае выполнения команды считывания с внешнего носителя) или пуст (в случае выполнения команды записи).

Если оба канала установили срочные запросы, то вначале удовлетворяется запрос первого канала.

При одновременной работе обоих каналов, учитывая более жесткие требования ко времени выполнения обслуживающих микропрограмм со стороны устройств, подключенных к первому:аналу, необходимо ограничивать

65 частоту удовлетворения запросов второго капала Is течение времени выполнения микропрограммы, обслуживаюгцсй запрос первого канала. По соответствующему признаку запрос первого канала на микропрограммное прерывание (зацепление), гырабатываемому в блоке управления адресом постоянной памяти 14, в такте переключения или такте возврата (описание фиг. 3) устанаьливается триггер блокировки запросов второго канала 80, единичное состояние которого блокирует установку признака запроса второго канала на передачу данных до формирования призна(а срочного запроса второго канала. При этом через схему

И 95, ИЛИ 90 и ИЛИ 84 в блок 7 поступает запрос на передачу данных и, как описано ранее, при переключении на такт передачи данных триггер 78 работы второго канала устанавливается в единичное состояние. Таким ооразом, организуется удовлетворение только срочных запросов второго канала в течение времени выполнения процессором запроса первого канала на зацепление (получение новой команды) .

Триггер 80 переводится в нулевое состояние в конце выполнения обслуживающей микропрограммы первого канала в такте возврата адреса постоянной памяти, когда триггер блокировки повторного прерывания первого канала 42 переводится в нулевое состояние по сигналу, вырабатываемому на выходе схемы И 46 (фиг. 2) .

Триггер 78, а также триггер 77 сбрасываются в нулевое состояние одним из сигналов последнего такта цикла передачи данных (такта записи), поступающим по шине 97, по сигналу признака такта, вырабатываемому is блоке 19 и приходящему по шине 98 па схему И 99. Таким образом, т,)иг ер 1 QI707 соотвстствующеf

oIIp1)o !" (Гп)1ой пам я > з)о " .с(.служиваемы vi канал,)м.

Циклы передачи у..аш ь.х между каналами и о ера7ивной нам ITbiu выполняются процессоры гц зависимо от тек.ц.ей йработы. Запросы

íа iгередачу данных 7т каналов имеют наивысши), приорит т. Они могут приостанавливать выполнение микропрограмм, обслуживающ.7х "-:Iiipîñû каналов, которые, в свою очередь, могут прерывать выполнение любых инструкций в процессоре, i: том числе и инструкции ввода — вывода. Поэтому в процессе расоты каналов необходимо следить за признаками, определяющими адресацию обслуживаемого в данный момент канала. Для автома чческогс переключения признаков (обслуживаемых) каналов используется блок адресации каналов 16, представленнгяй на фиг. 5.

При выполнении инструя .ий ввода — выво;Ia признак адресуемс-о канала устанавливается микропрограм:,и о в регистре 100 по соответствующим сигналам, поступающим по шинам передач (полей) . икрокоманды 22. Номера регистров канало::, которые необходимо

545983

Зо

50 подключить к информационным шинам процессора (входным и выходным), указыга|отся в микрокомандах и декодируются в дешифраторах 101 и 102 соответственно. Для перекл;очения отдельных триггеров каналов используется дешифратор поля установки 103, управляемый микропрограммно. Выходные сигналы этих дешифраторов поступают в оба канала по шинам 23. Признаки каналов, установленные в регистре 100 (триггер признака 108 первого канала и триггер признака 109 второго канала), через дешифратор приоритета признаков 105 и соответствующие схемы ИЛИ 106 и 107 поступают в соответствующие каналы (первый и второй).

Если выполнение инструкции ввода — выво а прерывается по запросу другого канала на обслуживание и процессор переходит к выполнению микропрограммного прерывания, то единичное состояние триггера блокировки повторного прерывания (42 или 53 — cì. фиг. 2) через соответствующую схему И 110, схему

ИЛИ 111 и схему HF 1!2 блокирует схемы

И 113 и на выходе соответствующей схемы

ИЛИ 106 (107) устанавливается признак обслуживаемого канала. Дешифраторы 101, 102 и 103 используются так же, как и при выполнении инструкций ввода — вывода. После выполнения обслуживаю.цей микропрограммы соответствующий триггер блокировки повторного прерывания (42 или 53) переводится в нулевое состояние и на выходах дешифратора 105 восстанавливается состояние, соответствующее содержимому регистра 100.

Если выполнение инструкции ввода — вывода или обслуживающей микропрограммы каналов приостанавливается из-за запроса какого-либо канала на передачу данных, то по единичному состоянию триггера работы соответствующего канала (77 или 78) через схему

ИЛИ 114 и схему НЕ 115 блокируются выходы схем И 110 и схем И 113. Пои этом через схемы ИЛИ 106 или 107 в соответствующие каналы поступает признак обслуживаемого канала.

Сигналы, необходимые для выполнения тактов передачи данных, вырабатываются в блоке управления передачей данных 19 (см. фиг. 1).

После сброса триггера работы канала (первого 77 или второго 78) восстанавливается состояние схемы И 110 и И 113. Таким образом, блок адресации каналов 16 автоматически переключает признаки управляемых каналов на всех этапах выполнения операций ввода — вывода.

Форм1 ча изобрстения

Устройство управления каналами, содержащее коммутатор и блок управления передачей данных, соединенные Ilo входам и выходам с соответствующими входами и выходами устройства, отл и ч а ю щ ее с я тем, что, с целью расширения функциональных возможностей и повышения надежности, оно содержит блок управления запросамп на микропрограммное прерывание, блок управления адресом постоянной памяти, блок управления запросами на передачу данных и блок адресации каналов, причем пергьш выход блока управления запросами на микропрограммное прерывание соединен с первым входом блока управления адресом постоянной памяти. первый выход которого подключе к первому входу блока управления запросами на передачу данных, второй и третий входы которого соединены соответственно со вторым выходом блока управления запросами на микропрограммное прерывание и выходом блока управления передачей данных, вход которого подключен к первому выходу блока управления запросами на передачу данных, второй выход которого подключен к первому входу блока адресации каналов, второй гход которого соединен с третьим выходом блока управления запросами на микропрограммное прерывание, первый выход блока адресации каналов подкл|очен к управляющему входу коммутатора, второй вход и второй вь ход блока управления адресом постоянной памяти подключены соответственно к адресным входу и выходу устройства, третий, четвертьш и пятый входы блока управления адресом постоянной памяти, четвертый и пятый входы и третий выход блока управления запросами на передачу данных, третий вход, второй и третий выходы блока адресации каналов, входы и четвертый выход блока управления запросами на микропрограммное прерывание соединены с соответствующими управляющими входами и гыходами устройства.

545983

1

1 !

1

1

1 !

1 !

1

I !

I

1 !! !

I

1 о zz

Раг S

Составитель А Жеренов

Техред Л. Морозова

Корректор Л. Орлова

Редактор T. Орловская

Типография, пр. Сапунова, 2

Заказ 226/9 Изд. Л" 401 Тираж 899 Подписное

ЦН1.1ИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5