Устройство для вычисления сумм произведений

Устройство для вычисления сумм произведений

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (и) 55 1643 (61) Дополнительное к авт. свид-ву 480077 (22) Заявлено 30,10.75 (21) 2185597/24 с присоединением заявки № (23) Приоритет (43) Опубликовано 25.03.77Бюллетень № 11 (45) Дата опубликования описания 22.06.77 (51) М. Кл. б 06 F 7/52

Государстаениый комитет

Совета Мииистроа СССР оо делам изобретений и открытий (53) УДК 681.325.5 (088. 8) (72) Авторы изобретения

Б. Н. Малиновский, В. П. Боюн и Л. Г.

Ордена Ленина институт кибернетики АН Украинской CCP (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СУММ ПРОИЗВЕДЕНИЙ т — количество тактов, необходимых для умножения и суммирования К пар чисе-: (и = К ); 25

Изобретение относится к цифровой вычислительной технике.

В основном авт. св. № 480077 описано устройство вычисления сумм произведений, содержащее регистры множимого 5 и множителя, сумматор и матрицу модулей, выход которой соединен со входом сумматора, а входы подключены к выходам регистров множимого и множителя (lj.

Время вычисления суммы К парных произведений l1 — разрядных чисел может быть вычислено по формуле: =(в+ + зал)(л(+ по)! где: fg - время прохождения сигнала !5 через вентиль, 1 — время суммирования на одноE разрядном модуле;

1 „- время запоминания суммы и переноса на одноразрядном модуле 20 (.= t z ) m — количество тактов, затрачива2, емых на умножение и суммирование 2ипар нулевых значений множимого и множителя (их=20) Ф из- количество тактов, необходимых для суммирования переносов, возникающих в сумматоре 4 (rn =0oj k in-3 ); р — основание системы счисления, Недостатком этого устройства является малое быстродействие, обусловленное тем, что в устройстве затрачивается дополнительно (тп, и -3h+Роо,k-4) тактов для получения окончательного результата в сумматоре. Количество дополнительных тактов может превышать число основных (К) тактов и при многократном обращении к устройству (например, в задаче перемножения матриц) непроизводительное время может достигать большой величины.

Цель изобретения — повышение быстродействия устройства, Это достигается тем, что в устройств введен блок анализа, входы которого под551643 кпючены к выходам суммы всех столбцов, кроме первого, и к выходам переноса матрицы модулей, а выход подключен к управляющему входу сумматора.

Схема предлагаемого устройства представлена на чертеже и содержит регистры множимого 1 и множителя 2, матрицумодулей3, сумматор 4 и блок анализа 5.

Первые и вторые входы матрицы модулей 3 соединены с выходами соответственно регист- р ра множимого 1 и регистра множителя 2, а выход матрицы модулей 3 соединен со входом сумматора 4. Блок анализа 5 подключен выходом к управляющему входу сумматора 4, а входами — к выходам перено- щ са матрицы модулей 3, и выходами сумм, кроме первого столбца, матрицы модулей 3, Предлагаемое устройство работает следующим образом, В качестве модулей в матрице 3 могут 20быть использованы одноразрядные трехвходовые сумматоры с запоминанием суммы и переноса и с одноразрядной схемой умножения на одном из входов, На первые входы матрицы модулей 3 поступают коды 25 множимого первой пары чисел с регистра множимого 1. На вторые входы матрицы модулей 3 поступают коды множителя первой пары чисел с регистра множителя 2.

Результаты поразрядного перемножения 30 множимого и множителя запоминаются в матрице модулей 3. На следующем такте с регистра множимого 1 и регистра множителя 2 на первые и вторые входы матрицы модулей 3 поступают соответственно коды множимого и множителя второй пары чисел.

Частичное произведение второй пары чисел поразрядно суммируется в матрице модулей 3 с полученными в первом такте значениями частичного произведения первой пары чисел,сдви- 40 нутыми на один разряд вправо и вниз. Результаты умножения и суммирования запоминаются в матрице модулей 3, Аналогично осуществляется умножение и суммирование остальных пар чисел. При этом поразрядные зна- 4> чения сумм и старших разрядов и переноса старшего разряда, попученные на выходе матрицы модулей 3, суммируются с помощью сумматора 4.

После умножения и суммирования К пар чисел осушествпяют умножение и суммирование нулевых значений множимого и множителя, в результате чего значения поразрядных сумм и переносов выходят из матрицы модулей 3 и суммируются в сумматоре 4. Количество нулевых тактов определяется с помощью блока анализа 5, который анализирует состояние триггеров суммы и переноса матрицы моделей 3. Когда все триггеры переноса и триггеры суммы, кроме первого столбца матрицы модулей 3, находятся в нулевом состоянии, схема анализа 5 выдает сигнал на управляющий вход сумматора 4, После прохождения сквозного переноса в сумматоре 4 получается результат вычислений суммы парных произведений, причем младшие разряды этого результата устанавливаются на выходах первого столбца матрицы модулей 3, а старшие разряды результата попучатотся в сумматоре 4.

Дпя иллюстрации работы предлагаемого устройства рассмотрим пример вычисления суммы парных произведений чисел, представленных в двоичном коде:

X = 0,10х0,01+0,10х0,11+0,01х0,01+

0,10 х0,10. Результаты вычислений сведены в таблицу, в которой использованы следующие обозначения: П и С вЂ” коды на выходе соответственно переноса и суммы матрицы модулей 3. Искомый результат (0,1101 = 13/16/) получен за 6 тактов, из которых один такт затрачен на вывод информации из матрицы модулей 3, после чего с блока анализа 5 выдается сигнал на управляющий вход сумматора 4, и один такт затрачен на сквозной перенос в сумматоре 4.

В предлагаемом устройстве существенно повысилось быстродействие по сравнению с быстродействием известных устройств за счет сокращения холостых тактов. Предлагаемое устройство может применяться при решении задач векторной алгебры, общее время решения которых зависит от быстродействия данного устройства.

551643

К пар 1 10 01

0 0 0 0 0 0 0 1

0 0 0 0 0 1 0 1

0 0 0 1 0 0 1 0

0 0 0 1 1 0 0 0

0 1 0 1 0 0 0 0

Нулевые 1

Сквозного переноса

00 00

0 0 0 1

0 1 0 1 0 0 0 0 блок анализа, входы которого подключены к выходам суммы всех столбцов, кроме первого, и к выходам переноса матрицы модулей, а выход подключен к управляющему входу сумматоров, Формула изобретения

Устройство для вычисления сумм произв денийпо авт. свид. №480077, о т л и ч а ю— щ е е с я тем, что, с целью повышения ж быстродействия устройства, оно содержит

10 11

01 10

10 10

00 00

0 0 0 0

0 1 0 0

0 0 0 1

0 0 0 1

0 0 0 1

551643

Составитель В. Березкин

Редактор P. Пурнам Техред И. Асталош Корректор С. Болдижар

Заказ 125/26 Тираж 902 Подписное

БНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4