Буферное запоминающее устройство
Патент 553679
Авторы
Классы МПК
Буферное запоминающее устройство
Иллюстрации
Реферат
ОП ИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДВПЛЬСТВУ
Союэ Советских
Социалистииеских
Веспубпин (ц) 553679 (61) Дополнительное к авт. сеид-ву (22) Заявлено 28.01.76 (21) 2319926/24 (5l) М. Кл.е G11С11/00 с присоединением заявки №вЂ” (23) Приоритет (43) Опубликовано 05.04.77 Бтоллетеиь № 13 (45) Дата опубликования описания 11.07.77
Государственный номнтет
Совете Инннстров СССР но делам нзобретеннй н отнрытнй (53) УДК 681.327 (088.8) (72) Авторы изобретения
Ю. В. Сулнмов, В. С. Голубев и Ю. Н. Коржавин (71) Заявитель (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО
Изобретение относится к области запоминающих устройств.
Известны буферные запоминающие устройства (1), (2).
Одно из известных запоминающих устройств содержит реверсивный счетчик, накопитель, генератотэ импульсов, блок модификации кода agpeca (1) .
Недостатком данного устройства является ненадежная работа при передаче начальных и конечных блоков информации, хранящейся в накопителе, характеризующаяся либо перестановкой переданных блоков (конечных — на место начальных), либо размножением ошибки.
Из известных устройств наиболее близким техническим решением к данному изобретентгю является буферное запоминаюи,ее устройство, содержащее датчики адресов записи и считывания, входы которых подключены к выходам блока управления, а выходы — ко.входам. накопителя, реверсивный счетчик, блок формирования сигнала занятости накопителя (2).
В этом устройстве из — за сбоя реверсивного счетчика вырабатывается ложный сигнал о заполнении накопителя, что приводит к искажению информации, вводимой в накопитель, или к нреждевременной блокировке ввода информации. Это сокращает эффективную емкость накопителя и снижает надежность устройства.
Целью настоящего изобретения является повышение надежности устройства.
Поставленная цель достигается тем, что устройство содержит блок сумматоров по модулю два, входы которого подключены к выходам датчика
1р адресов записи, а выходы — к одним входам блока формирования сигнала занятости накопителя, другие входы которого соединены с выходами датчика
% адресов считывания.
При этом датчики адресов записи и считывания
1ч целесообразно выполнить в виде регистров с линейной обратной связью.
На фиг. 1 приведена блок-схема предложенного устрой ств а.
На фиг. 2 показана схема, например, четырехра разрядного регистра сдвига с линейной обратной связью, а на фиг. 3 - схема блока сумматоров по модулю два, обеспечивающего сдвиг кода адреса на три такта вперед.
На фиг. 2 и 3 через Х1, Х, XÄ Х4 обозначены значения разрядов датчика адресов, а через У1, Уг, 553679
Выход блока сумматоров
Выходы датчика 3
У У
У
Х
Такты
1
0
О
О
1
1
0
11
1
0
9
1
1
ll
0
0
1 О
13
14
15 (О)
16 (1)
17 (2)
18 (3) 1
О
О
1
О
1
О
0
Уq, У вЂ” значения выходных сигналов блока сумматоров.
Устройство содерткит (см. фиг. 1) накопитель 1, датчики адресов считывания 2 и записи З,выполненные в виде регистров сдвига с линейной обратной связью (на фиг. 1 не показаны, см, фиг. 2), блок управления 4, блок сумматоров по модулю два 5 и блок 6 формирования сигнала занятости накопителя, Входы блока 5 подключены к выходам датчика адресов записи 3, à его выходы — к одним входам блока 6, друтие входят которого соединены с выходами датчика адресов считывания 2. Датчики 2 и 3 содержат регистры сдвига 7 и сумматор 8 по модулю два.
Нетрудно убедиться, что приведенная на фиг. 3 схема блока 5 сумматоров обеспечивает смещение на три такта вперед кода на его входе. При таком построении устройства блок 6 формирует сигнал анятости накопителя 1 при совпадении на его входах сигналов, поступающих с выхода датчика 2 адресов считывания и смещенного в блоке 5 на три такта вперед кода с датчика 3 адресов записи, что соответствует наличию в наконителе 1 только двух свободных для записи информации адресов.
Схема соединений в блоке сумматоров 5 (см. фиг, 3), обеспечивающая необходимый сдвиг адресов, определяется квадратной матрицей, строками которой являются последовательные состояния регистра сдвига с обратнойсвязью, причем первой строкой матрицы является состояние регистра, соответствующее необходимой величине смещения (в рассматриваемом примере величина смещения выбрана равной 3) от начального состояния регистра, имеющего вид: "0001
Столбцы этои матрицы (в таблице кодов адреса эта матрица выделена s квадрат) определяют схему соединений выходных цепей блока 5 с его входными цепями через сумматоры 9 (см. фиг. 3) по модулю два.
Устройство работает следующим образом.
Запись информации в накопитель 1 производится по адресу, соответствующему содержимому (коду) датчика адреса записи 3, При этом код 3 измебб няется в результате сдвига его на один такт под действием управляющего сигнала, поступающего из блока управления 4, Считывание очередной информации иэ накопителя 1 производится по адресу, соответствующему
60 содержимому (коду) датчика адреса считывания 2, 53679
После считывания очередной информации код rr датчике 2 изменяется в результате его сдвига на один такт под действием управляющего сигнала, поступающего иэ блока управления 4, Под действием сигналов из блока 4 датчики 2 и 3 последова- ф тельно изменяют свои состояния.
Чередование режимов записи и считывания может происходить по случайному закону. При этом возможен случай, когда режим записи является преобладающим по времени по сравнению с режи- lO мом считывания. Это приводит к заполнению накопителя 1 и необходимости прекращения записи.
Обычно сигнал о заполнении накопителя 1 вырабатывается тогда, когда в нем имеется еще несколько свободных, не занятых вводимой информацией адресов, 15 чтобы учесть возможную задержку от момента выдачи сигнала занятости до момента прекращения ввода информации. В рассматриваемом устройстве сигнал о заполнении вырабатывается в результате сравнения кода в датчике 2 с кодом, формируемом 26 на выходе блока сумматоров 5, подключенному к датчику 3. При совпадении кодов блок 6 формирует сигнал о эалолнении, обеспечивающий прекращение записи информации. Соответствующий выбор схемы подключения сумматоров 9 по модулю два между входными и выходными цепями блока 5 обеспечивает как бы перенос (сдвиг) кода, поступающего на вход блока 5 с регистра сДвига с линейной обратной связью на нужное число тактов вперед, в пределах периода состояний укаэанного регистра сдвига.
Формула изобретения
1. Буферное запоминающее устройство, содержащее датчики адресов записи и считывания, входЫ которых подключены к выходам блока управления, а выходы — ко входам накопителя, блок формирования сигнала занятости накопителя, .ю глича ющееся тем, что, с целью повышения надежности устройства, оно содержит блок сумматоров по модулю два, входы которого подключены к выходам датчика адресов записи, а выходы— к одним входам блока формирования сигнала за. нятости накопителя, другие входы которого соедИиены с выходами датчика адресов считывания.
2, Устройство по п;1, о т л и ч а ю щ е е с я тем, что датчики адресов записи и считывания выполнены в виде регистров сдвига с линейной обратной связью.
Источники информации, принятые во внимание при экспертизе:
1. Авторское свидетельство N4 371613, М.Кл G11 С 9/00,,1971.
2. Авторское свидетельство И 427379, М.Кл G 11 С 11/00,1973.
553679
Составитель В. Рудаков
Техред И. Астапов
Редактор В. Трофимов
Корректор А, Власенко
3акаа 198/39 филиал ППП " Патап ", г. Ужгород, ул. Проектная, 4
Tspaa 729 Подписное
ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5