Устройство для формирования однополосного сигнала

Устройство для формирования однополосного сигнала

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

©спублик (ii) 554508 (61) Дополнительное к авт. свид-ву— (22) Заявлено 02.12.75 (21) 2194543/21 с присосдинснием заявки №вЂ” (51) М Кл 2 G 01R 25/00

Государственный комитет

Совета Министров СССР ое делам ивооретений и открытий (23) Приоритет— (53) УДК 621.317.7.7 (088.8) Опубликовано 15 04.77. Бюллетень № 14

Дата опубликования описания 06.07.77 (72) Автор изобретения

И. М. Федоров

Ордена Трудового Красного Знамени институт геофизики

Уральского научного центра АН СССР (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ОДНОПОЛОСНОГО

СИГНАЛА

Изобретение относится к электроизмерителыной технике диапазонов инфранизких и звуковых частот и может иапользоватыся для фазовых измерений при формировании Однополосного сигнала в указа ином,диапазоне ча стот.

Известно устрой ство для формирования однаполосного сигнала фазокомпенсационным способом. В этом устройстве о сущест вляется фазовая компенсация колебаний нерабочей боковой полосы частот и несущей частоты 11).

Известно устройство для формирования однополосного сигнала, состоящее из источников исходных сигналов, формирователей коровких импульсов, логического элемента ИЛИ, делителя частоты (2).

Известное устройство имеет существенный недостаток, ограничивающий его использование при фазовых измерениях, так как выходной сигнал устройства неоднозначен по фазе, что обусловлено применением для формирования однополосного сигнала делителя частоты.

Фазо вая неоднозначность выходного сипнала устройства ведет к неопределенности результатов фазовых измерений.

С целью устранения фазовой неоднозначности однополосного сигнала в устройство для формирования одатополосного сигнала, содержащее источники исходных сигналов/. подключенные к ним формирователи коротких импульсов, которые своими выходами через логический элемент ИЛИ соединены с делителем частоты, введены, дополнительный делитель частоты, счетчик импульсов, первый и

5 второй логические элементы ИЛИ, логические элементы И, сумматор, линия задержки, дешифратор и умножители, входы котарых подключены. к выходам обоих делителей частоты и через дешифратор — к одному из источников исходного сигнала и к формирователю коротких импульсов, а выходы — через сумматор соединены с одним из входов:первого логического элемента ИЛИ, второй вход которого подключен,к второму источнику исходного сигнала, выход его через логические элементы И соединен с,входами логического элемента ИЛИ и дополнительного второго логического элемента ИЛИ, .выход которого связан с входом дополнительного делителя частоты, и один из входов подключен к выходу логического элемента ИЛИ, .причем, вторые входы логических элементов И подключены к выходам счетчика импульсов, вход которого соединен с выходом первого дополнительного логического элемента ИЛИ через линию задержки.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 — 4 — зпюры напряжений в

ЗО различных точках устройства.

554508

У стройство содержит источники 1 и 2 исходных сигналов, дешифратор 3, .формирователи 4 и 5 импульсов, .логический элемент

ИЛИ 6, делитель 7 частоты, дополнительный делитель 8 частоты, второй логический эле-мент ИЛИ 9, умножители 10 — 13, сумматор

14, первый логический элемент ИЛИ 15, логические элементы И 16 и 17, линию задержки

;18, счетчик импульсов 19.

У стройство работает следующим образом.

Источники исходных сигналов вырабатывают напряжения (эпюры 20 и 21, фиг. 2), которые умножаются по частоте в четыре раза (эпюры 22 и 23), затем из них формируются последовательности коротких импульсов, сумми рующиеся в элементе ИЛИ 6 (эпюра 24) и подающиеся на,вход делителя 7 частоты, составленного из двух последовательно соединенных триггерных ячеек. Выходной сигнал делителя 7 представлен на эпюре 25 фиг. 2, причем выходной сигнал делителя 7 — есть искомый однополосный сигнал, на пример, верхней боковой полосы частот.

Последовательность импульсов с выхода элемента 6 через элемент ИЛИ 9 подается также на вход делителя 8 (эпюра 26, фиг. 2), выход ной сигнал;которого сдвинут по фазе относительно выходного сигнала делителя 7 на угол rp=180, так как первые триггеры обоих делителей в начальный момент находятся в одном и том же состоянии, а их вторые триггеры — в противоположных.

Однополосные сигналы, их основные гармоники сдвинуты;на некоторый угол «Р, с выходов делителей 7 и 8 подаются на входы умножителей 10 — 13. На их вторые входы (эпюры 27 — 30, фиг. 2) подаются напряжения, вырабатываемые дешифратором из исходного сигнала и сигналов с выхода формирователя

4. Выходные сигналы умножителей 10 — 13 (эпюры 31 — 34 фиг. 2) суммируются в сумматоре 14, суммарный сигнал с выхода сумматора 14 (эпюра 35, фиг. 2) и второй исходной сигнал подаются на логический элемент ИЛИ

15, его выходной сигнал (эпюра 36, фиг. 2) отличен от константы, а его положительные перепады. используются для сдвига ло фазе выходного сигнала делителя 8 относительно выходного сигнала делителя 7.

Сигнал с выхода делителя 8 сдвигается по фазе относительно сигнала делителя 7 за счет подачи дополнительного импульса, формируемого элементом И 16 из выходного потенциала элемента ИЛИ 15. На второй вход элемента И 16,подается от счетчика 19 раз решающий потенциал, при этом на управляющий вход элемента И 17 от этого же счетчика поступает потенциал запрета (эпюра 37, фиг.

4), поэтому дополнительный вход элемента

ИЛИ 6 отключен от.выхода элемента ИЛИ 15.

Таким образом, сигнал с выхода делителя

8 сдвигается каждый раз на угол 90 относительно сигнала делителя 7 при поступлении на

sxog, элемента И 16 каждого положительного перепада с выхода элемента ИЛИ 15. Сдвиг происходит до тех пор, пока основные гар моники сигналов с выхода делителей 7 и 8 не сдвинутся по фазе один относительно другой па фиксированный наперед заданный угол, например ч1= — 90, В этом случае выходной потенциал делителя 8 соответствует эпюре 38 (фиг. 2). Выходные сигналы умножителей 11 и 13 предста влены соответственно на эпюрах

39 и 40 (фиг. 2). при этом выходной сигнал сумматора 14 представлен на эпюре 41 (фиг.

2), а выходной сигнал элемента ИЛИ 15, превращающийся в константу, представлен на эпюре 42 (фиг. 2).

При другом исходном состоянии ячеек делителей 7 и 8 (эпюры 43 и 44, фиг, 3) при заданной фазовом сдвиге р= — 90 сигналов делителей 7 и 8 выходное напряжение элемента

ИЛИ 15 (эпюры 45, фиг. 3) не обращается в

20 постоянную величину. В этом случае перепады сигнала с выхода элемента 15 используются для одновременного сдвига по фазе нап ряжений с выхода делителей 7 и 8 относительно исходных сигналов. Для этого добавочные импульсы, формируемые из положительных перепадов сигнала элемента ИЛИ 15, подаются сразу на оба делителя частоты, при этом на делитель 7 добавочные им пульсы подаются через элемент ИЛИ 6, а на делитель 8 — через элементы или 6 и 9 с выхода элемента

30И17

Сдвиг производится до тех пор, пока выходные на пряжения делителей 7 и 8 не будут сооответствовать эпюрам 25 и 38 (фиг. 2), а переменная составляющая сигнала с выхода элемента ИЛИ 15 исчезнет. Если сигналы с выходов делителей 7 и 8 произ вольным образом сдвинуты по фазе и однополюсный сигнал не синхронизировал с исходными сигналами, то на выходе элемента ИЛИ 15 появляется

40 пачка импульсов (эпюра 46, фиг. 4). Первый импульс пачки (эпюра 47, фиг. 4) проходит через элемент И 17 и сдвигают систему сигналов делителей 7 и 8 относительно исходных сигналов. Этот же импульс задерживается на

45 Малое время линией задержки 18 и вызывает срабатьгва ние счетчика импульсов 19, который блокирует элемент И 17 и выдает разрешающий потенциал (эпюра 37, фиг. 4) на управляющий вход элемента И 16.

Следующие:импульсы (эпюра 48, фиг. 4) проходят уже через элемент И 16 на вход элемента ИЛИ 9, сдвигая по фазе напряжение делителя 8 относительно сигнала делителя 7 (число таких имп уль|сов должно быть, кратно

55 коэффициенту деления) . Затем счетчик импульсов возвращается в исходное состояние, выдает потенциал запрета tHB элемент И 16 и т. д., в результате чего еще один .импульс с выхода элемента И 17 поступает на вход

5о элемента ИЛИ 6, производя дальнейшее смещение сигналов делителей 7 и 8 относительно исходных сигналов и т. д, После того, как временная диаграмма сформированного однаполосного сигнала при65 дет в соответствие с эпюрой 25 (фиг. 2), вы554508

5 ходной сигнал элемента ИЛИ 15 исчезает, процесс синхронизации заканчивается. В дальнейшем при возможных сбоях в системе синхронизм восстанавливается автоматически.

Устройство полностью выполнено,на станда ртных микросхемах и имеет высокие метрологические параметры и надежность.

Формула изобретения

Устройство для формирования однополосното сигнала, содержащее источники исходных сигналов, подключенные к ним формирователи коротких импульсов, .которые своими выходами через логический элемент ИЛИ соединен с делителем частоты, о т л и ч а ющ е е с я тем, что, с целью устранения фазовой неоднозначности однаполосного сигнала, в схему введены дополнительный делитель частоты, счетчик импульсов, первый и второй логические элементы ИЛИ, логические элементы И, сумматор, линия задвржки, дешифратор и умножители, входы которых подключены к выходам обоих делителей частоты и через де6 шифратор — к одному из источников исходного сигнала и к формирователю коротких импульсо в, а выходы — через сумматор соединены с одним из входов первого логического элемента ИЛИ, второй вход которого подключен к второму источнику исходного сигнала, выход его через логические элементы И соединен с входами логичвского элемента ИЛИ и дополнительного второго логического эле1п мента ИЛИ, выход которого связан со входом дополнительного делителя частоты, и один из входов подключен к выходу логического элемента ИЛИ, причем вторые входы логических элементов И подключены к выходам счетчика

)5 импульсов, вход которого соединен с выходом первого дополнительного логического элемента ИЛИ через линию задержки.

Источники информации, принятые во внимание при проведении экспертизы по данной зая вке:

1.,М. В. Верзунов и.др. «Однополооная модуляция, М., связьиэдат, 1962 г., стр, 51 — 61.

2, Авторское свидетельство № 259266, Ч Кл G OIR, 25/00, 15.07.68 г, 554508

Фиг. Ф

Составитель Н. Андриевский

Техред М. Семенов Корректор Т. Добровольская

Редактор T. Янова

МОТ, Загорский филиал

Заказ 3543 Изд. № 354 Тн1раж Н06 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

11ЗО35, Мосива, OK-35, Раушская,наб., д. 4/5