Множительно-делительное устройство

Множительно-делительное устройство

Иллюстрации

Показать все

Реферат

 

(ti) 554540

ОПИСАН И Е

ИЗОБР ЕТ ЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ елее Оеветскик

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 11.11.74 (21) 2074074/24 с присоединением заявки № (23) Приоритет

Опубликовано 15.04.77. Бюллетень № 14

Дата опубликования описания 11.05.77 (51) М. Кл. G 06G 7/161

Государственный комитет

Совета Мнннстров СССР (53) УДК 681.335(088.8) по делам нэобретений и атнрмтнй (72) Авторы изобретения

T. М. Трокашвили и Д. П. Какабадзе

Институт систем управления АН Грузинской ССР (71) Заявитель (54) МНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение предназначено для умножения и деления аналоговых сигналов и может быть использовано в аналоговых вычислительных устройствах.

Известны ми ожительно-дел ительные устройства, построенные на принципе время-импульсного преобразования (1). Из известных множитель но-дел ительных устройств наиболее близким к изобретению по технической су.щности является множительно-делительное устройство, содержащее первый компаратор, один вход которого через ключ соединен с входом первого сомножителя устройства, другой вход первого компаратора соединен с выходом первого интегратора, подключенного входом к выходу второго компаратора, первый вход которого подключен к выходу первого компаратора, подсоединенному к управляющему входу ключа, второй вход второго компаратора является входом делителя устройства, и второй интегратор с входным, выходным и разрядным ключами (2). Однако наличие дополнительного фиксатора, поскольку время каждого преобразования разделено на три интервала Т=Т,+Т +Тз для разряда, заряда и переноса уровня напряжения с выхода интегратора в фиксатор для запоминания, усложняет устройство и снижает его быстродействие.

Для упрощения и повышения быстродействия описываемое устройство содержит третий интегратор с входным, выходным и разрядным ключами, элементы И-НЕ и управляющий триггер, вход которого подключен к вы5 ходу первого компаратора, первый выход управляющего триггера соединен с однимп входами первого и второго элементов И-НЕ и с управляющим входом выходного ключа второго интегратора, другие входы первого и

10 второго элементов И-НЕ соединены соответственно с выходом первого компаратора и с выходом первого элемента И-НЕ, выходы первого и второго элементов И-НЕ соединены соответственно с управляющими входами входного

15 и разрядного ключей второго интегратора, второй выход управляющего триггера соединен с одними входами третьего и четвертого элементов И-НЕ и с управляющим входом выходного ключа третьего интегратора, другие входы третьего и четвертого элементов И-НЕ соединены соответственно с выходом первого компаратора и с выходом третьего элемента

И-НЕ, выходы третьего и четвертого элементов И-НЕ соединены соответственно с управляющими входами входного и разрядного ключей третьего интегратора; информационные входы входных ключей второго и третьего интеграторов объединены и подключены ко входу второго сомножителя устройства, ЗО выходы выходных ключей второго и третьего

554540

10 интеграторов объединены и подключены к выходу устройства.

На фиг. 1 представлена структурная схема описываемого множительно-делительного устройства; на фиг. 2 — временные диаграммы его работы, Устройство содержит преобразователь аналог — временной интервал 1, имеющий ключ 2, первый компаратор 3, второй компаратор 4 и интегратор 5, первый блок умножения 6, второй блок умножения 7, выполненные на интеграторах 8 и 9 соответственно с входными 10 и 11, выходными 12 и 13 и разрядными

14 и 15 ключами соответственно, логические элементы И-НЕ 16, 17, 18 и 19 и управляющий триггер 20.

При поступлении аналоговых напряжений

Х и Z на ключ 2 и компаратор 4 на компараторе 3 происходит сравнение напряжения

Х с напряжением Z t интегратора 5. В момент равенства этих напряжений компараторы 3 и 4 перебрасываются в состояние «О», запирается ключ 2 и интегратор 5 начинает компенсировать напряжение Z t. Когда на выходе интегратора 5 напряжение становится больше нуля, компараторы 3 и 4 перебрасываются в состояние «1», отпирается ключ 2, и процесс циклически повторяется, при этом на выходах компаратора 3 формируются прямоугольные импульсы с равной скважностью, период которых равен Т=Х/Х.

Операция умножения †делен происходит на блоках умножения 6 и 7, интеграторы 8 и

9 которых за время длительности положительных импульсов (см, фиг. 2, а) поочередно формируют напряжение, пропорциональное величине (Х/Z) У (см. фиг. 2,б, в).

Очередность работы интеграторов 8 и 9 определяется начальным состоянием триггера

20, который перебрасывается отрицательным фронтом каждого импульса (см. фиг. 2,д).

Например,,когда триггер переходит в состояние «1», отпирается ключ 14 (см. фиг. 2, е), управляемый элементом И-НЕ 17, и происходит разряд интегратора 9 (см. фиг. 2, б). В момент запирания ключа 14 отпирается ключ

10 (см. фиг. 2,яс), связанный с элементом

И-НЕ 16, и интегратор 9 за время T/2= (Х/2) Z интегрирует напряжение Y (см. фиг. 2, б). В последующие отрицательный и положительный полупериоды ключ 12, управляемый триггером 20 (см. фиг. 2, д), — открыт, и на выход устройства поступаетнапряжение, пропорциональное (Х/Z) Y. В последующий отрицательный полупериод ключ 14— открыт, интегратор 9 разряжается, и блок умножения 7 подготовлен для формирования нового значения (Х/Z) Y.

Последовательность операций, выполняемых блоком умножения 7, аналогична, но сдвинута на период Т.

Управление ключами 11, 13 и 15 происходит, соответственно, от элементов И-HE 18 и 19 и триггера 20 (см. фиг. 2, и, з, д). Пос15

60 ледовательная коммутация ключей 12 и 13 обеспечивает непрерывность получения на выходе устройства напряжения, пропорционального (Х/Z) Y(см. фиг. 2,,г).

В результате более высокого быстродействия и точности выполнения операций описываемое устройство позволяет упростить построение схемы аналоговой вычислительной техники, Формула изобретения

Множительно-делительное устройство, содержащее первый,компаратор, один вход которого через ключ соединен с входом первого сомножителя устройства, другой вход первого компаратора соединен с выходом первого интегратора, подключенного входом к выходу второго компаратора, первый вход которого подключен к выходу первого компаратора, подсоединенному к управляющему входу ключа, второй вход второго компаратора является входом делителя устройства, и второй интегратор с входным, выходным и разрядным ключами, о т л и ч а ю щ е е с я тем, что, с целью упрощения и повышения быстродействия устройства, оно содержит третий интегратор с входным, выходным и разрядным,ключами, элементы И-HE и управляющий триггер, вход которого подключен к выходу первого компаратора, первый выход управляющего триггера соединен с одними входами первого и второго элементов И-НЕ и с управляющим входом выходного ключа второго интегратора, другие входы первого и второго элементов И-HE соединены соответственно с выходом первого компаратора и с выходом первого элемента И-НЕ, выходы первого и второго элементов И-HE соединены соответственно с управляющими входами входного и разрядного ключей второго интегратора, второй выход управляющего триггера соединен с одними входами третьего и чет.вертого элементов И-HE и с управляющим входом выходного ключа третьего интегратора, другие входы третьего и четвертого элементов И-HE соединены соответственно с выходом первого компаратора и с выходом третьего элемента И-НЕ, выходы третьего и четвертого элементов И-HE соединены соответственно с управляющими входами входного и разрядного ключей третьего интегратора; информационные входы входных ключей второго и третьего интеграторов объединены и подключены Ко входу второго сомножителя устройства, выходы выходных ключей второго и третьего интеграторов объединены и подключены к выходу устройства.

Источники информации, принятые во внимание при экспертизе.

1. Патент США № 3383501, кл. 235-195, опубл. 1968.

2. Патентная заявка Японии № 418-18669, кл. 97 (8) В 12, опубл. 1973.

554540

Корректор Л. Котова

Редактор Л. Tropma

Заказ 913/8 Изд. № 374 Тираж 815 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

) г!

Составитель И. Шелипова

Техред А. Камышникова! !!