Устройство для управления параллельным выполнением команд в стековой электронной вычислительной машине

Устройство для управления параллельным выполнением команд в стековой электронной вычислительной машине

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ пц 556440

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 21.01.76 (21) 2316853/24 с присоединением заявки М (23) Приоритет

Опубликовано 30.04.77. Бюллетень М 16

Дата опубликования описания 22.06.77 (51) М, Кл G 06F 9, 20

Гасударственный комитет

Совета Министров СССР оо делам изобретений и открытий (53) УДК 681,326(088.8), (72) Авторы изобретения

|О. Х. Сахин, Л. Н. Назаров, A. Г. Жарков, А. H. Сазонов, Е, В. Ялунин и В, Я. Горштейн (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПАРАЛЛЕЛЪНЫМ

ВЫПОЛНЕНИЕМ КОМАНД В СТЕКОВОЙ ЭЛЕКТРОННОЙ

ВЪ|Ч ИСЛ ИТЕЛЪ НО Й МАШ И Н E

Изобретение относится к вычислительной технике.

Известны устройства (1), содержащие регистр операций, блок управления, блок перекодировки, блок адресации и блок буферной памяти, информационные вход и выходы которого подключены соответственно к информационному входу и выходу устройства, адресный вход — к выходу блока адресации, первый вход которого соединен с адресным входом устройства, второй вход — с адресным выходом устройства и с выходом блока перекодировки, вход которого подключен к выходу регистра операций, вход которого соединен с входом устройства, вход и выход блока управления подключены соответственно к выходу регистра операций и к первому управляющему входу блока перекодировки, второй управляющий вход которого соединен с управляюшим выходом блока буферной памяти.

Повышение производительности ЭВМ путем распараллеливания выполнения команд по принципу поточной линии — известный способ повышения производительности ЭВМ.

Сущность его в том, что в некотором блске новая операция может быть начата до завершения предыдущей, т. е. темп выдачи команд на обработку может быть в несколько раз выше темпа, определяемого временем ооработки одной отдельной комаьды. При этом наибольший эффект достигается при выполнении потока независимых друг от друга команд. Важную роль в организации высокопроизводительных ЭВМ играет блок буфер5 ной памяти, выполненный на быстродействующих регистрах и используемый для хранения результатов промежуточных вычислений. В известном устройстве блок буферной памяти является прямоадресуемым. Структу10 ра команды предусматривает указание адресов ячеек блока буферной памяти, из которых берутся операнды и куда направляется результат исполненной команды. Каждая из ячеек блока буферной памяти имеет метку, l5 дающую указание на характер хранимых в пем данных. Блок перекодировки в зависимости от сигналов занятости, полученных из ячеек блока буферной памяти, формирует адреса команды, которая затем направляется

20 в арифметические блоки.

В известных устройствах перераспределение адресов ячеек блока буферной памяти, содержащихся во входном потоке команд, происходит динамически, что, однако, це исключает

25 неоптимальпости статического назначения этих ячеек командам из-за динамики выполнения операций. Конфликтные ситуации, т. е. те, когда две команды не могут выполняться одновременно, возникают, если, например, обе

30 команды используют одну и ту же ячейку, 556440

3 причем одна записывает в нее результат (с обычной точностью), а другая считывает операнд (с удвоенной точностью) . Производительность устройства в случае программ, оперирующих с числами различной точности, ум ен ьш а ется.

При динамическом распределении ячеек информация в команде об этик ячейках представляется избыточной. Система команд

ЭВ Ч, в которой распределение ячеек производится динамически, по своей сути не должна явным образом содержать адреса ячеек, используемых для хранения операндов и промежуточных результатов. 1-1аиболее подходящей для этой цели является безадресная, или стековая, система команд. Обращение к ячейкам в стековом формате не привязано к ним до реального выполнения команд, поэтому оп удобен для динамического распределения ячеек.

Наличие адресов в поле команды, а также команды загрузки и считывания ячеек блока буферной памяти в блок оперативной памяти увеличивают длину программ. Необходимость указания в командах адресов по блоку буферной памяти усложняет программирование.

Наиболее близким к предлагаемому по технической сущности является устройство (2), содержащее регистр операций, блок управления, блок адресации и блок буферной памяти, информационные вход и выход которого соединены соответственно с информационным входом и первым информационным выходом устройства, адресный вход — с выходом блока адресации, вход и выход регистра операций соединены соответственно с первым входом устройства и с первым управляющим входом блока управления, второй управляющий вход которого соединен с первым управляющим входом устройства.

Устройство входит в состав высокопроизводительной вычислительной машины и управляет связью между блоками оперативной памяти и арифметическим блоком, осуществляемой через два быстродействующих регистра блока буферной памяти, являющихся верхними ячейками стека. Следующие за ними ячейки стека в блоке буферной памяти также выполнены на быстродействующих регистрах, являющихся как бы продолжением основной оперативной памяти. При этом возможно произвольное обращение к любому из этих регистров и передача хранимой в них информации в регистры связи с арифметическим блоком.

Стековая (безадресная) система команд не содержит явным образом адреса ячеек блока буферной памяти, используемых для хранения операндов и промежуточных результатов.

Устройство формирует внутренний формат команды с адресами быстродействующих регистров, являющихся верхними ячейками стека, которые затем направляются в арифметический блок.

9Q

Эффективность ЭВМ с поточной обработкой команд в большой мере зависит î" распределения быстродействующих регистров, используемых для быстрого доступа к промежуточным результатам, так как планирование параллельного выполнения независимых команд происходит за счет резервирования различных быстродействующих регистров для операндов, вызываемых из блока оперативной памяти, а также под результаты параллельно выполняемых команд.

В известном устройстве только два быстродействующих регистра блока буферной памяти, являющихся верхними ячейками стека, связаны с арифметическим блоком. Поэтому известное устройство не в состоянии обеспечить параллельную обработку нескольких команд в арифметическом блоке и, следовательно, не позволяет организовать параллельное выполнение команд по принципу поточной линни.

Цель изобретения — повышение производительности устройства в работе.

Это достигается тем, что в предлагаемое устройство введены стек дешифрированных адресов, блок указателей стека дешифрированных адресов, стек свободных адресов, блок указателей стека свободных адресов, формирователь кода операции, коммутатор адресов, буферная память команд и блок восстановления, первые вход и выход которого подключены соответственно к второму управляющему входу устройства и к входу блока управления, вторые вход и выход блока восстановления подключены соответственно к первому выходу блока управления и к первому входу блока указателей стека свободных адресов, второй выход блока управления соединен с управляющими входами регистраопераций, стека дешифрированных адресов, суправляющим выходом устройства, с первым входом блока указателей стека дешифрированных адресов и с вторым входом блока указателей стека свободных адресов, третий выход блока управления соединен с управляющими входами формирователя кода операции, коммутатора адресов, с третьим входом блока указателей стека свободных адресов, с вторым входом блока указателей стека дешифрированных адресов, вход блока управления соединен с управляющими выходами буферной памяти команд, блока указателей стека дешифрированных адресов, блока указателей стека свободных адресов, первый и второй выходы которого подключены к первому и второму адресным входам стека свободных адресов, вход и выход которого соединены соответственно с первым адресным входом устройства, с первым входом блока адресации и с первым входом коммутатора адресов, второй вход которого соединен с выходом стека дешифрированных адресов, выход коммутатора адресов соединен с первым входом буферной памяти команд и с входом стека дешифрированных адресов, адресный

556440 6 вход которого подключен к выходу блока указателей стека дешифрированных адресов, выход регистра операций соединен через формирователь кода операции с вторым входом буферной памяти команд, управляющий вход которого соединен с третьим управляющим входом устройства, выход буферной памяти команд соединен с выходом устройства и с вторым входом блока адресации, третий вход которого соединен с вторым адресным входом устройства, выход блока адресации соединен с адресным выходом устройства, информационный вход устройства соединен с вторым информационным выходом устройства.

Это позволяет организовать в стековой

ЭВМ обработку информации по принципу поточной линии, обеспечить параллельную обработку независимых команд, сохранить необходимый порядок среди зависимых команд и существенно повысить тем самым производительность устройства и вычислительной машины в целом.

Отображение стекового формата команды во внутренний адресный формат команды производится динамически, непосредственно перед выполнением команды, причем для назначения ячеек командам используется все множество ячеек блока буферной памяти. Это полностью исключает конфликты по использованию блока буферной памяти.

При написании программ отпадает необходимость ведения учета по использованию блока буферной памяти, что облегчает программирование.

Отсутствие в стековом формате команд адресов по буферной памяти приводит к сокращению длины программ.

Поскольку адреса ячеек блока буферной памяти не присутствуют в стековом формате команды, количество их может быть выбрано таким, чтобы оно соответствовало максимальному количеству одновременно обрабатываемых команд, т. е. для очередной команды всегда и.. .елась хотя бы одна свободная ячейка из блока буферной памяти под результат.

На чертеже представлена. схема предлагаемого устройства.

В состав устройства входят регистр 1 операций, блок 2 управления, формирователь 3 кода операций, буферная память 4 команд, стек 5 дешифрированных адресов, блок указателей 6 стека дешифрированных адресов, стек 7 свободных адресов, блок указателей 8 стека свободных адресов, коммутатор 9 адресов, блок 10 восстановления, блок 11 адресации, блок 12 буферной памяти (13 — 19 — входы устройства, 20 — 24 — выходы устройства).

Блок 2 управления содерхкит распределитель

25 тактовых сигналов, узел 26 режима, формирователь 27 управляющих сигналов. Блок указателей 6 стека дешифрированных адресов содержит счетчик 28 верхней границы, счетчик 29 нижней границы, узел 30 сравнения. Блок указателей 8 стека свободных адресов содержит счетчик 31 верхней rÄ" .иицы, счетчик 32 нижней границы, узел 33 сравнения.

Устройство предназначено для использования в структуре ЭВМ, ориентированной на

5 поточную обработку команд и представляющей собой ряд последовательных и параллельных станций ооработки.

Например, командный поток проходит последовательные станции командного блока и

10 устройства для управления параллельным выполнением команд в стековой ЭВМ, à за тем paneëÿåòñÿ на два параллельных потока: команды обращения в память и арифметические команды. Каждый из этих потоков, 15 в свою очередь, разделяется на независимые параллельные ветви в исполнительных блогса записи и вызова операндов из блока оперативной памяти и специализированных по выполняемым функциям арифметических

20 блоках. конечные станции поточной линии— блок буферной памяти, являющийся вершиной стека, и блок записи операндов в блок оперативной памяти сводят все параллельные ветви в два потока.

25 Характерным свойством устройства является то, что обращение к ячейкам в блоке 12 буферной памяти во входном потоке команд отсутствует, а их назначение в команды производится непосредственно перед их реаль30 ным использованием, причем присвоение ячеек делается при условии их фактического наличия.

Таким образом, использование устройства в структуре ЭВМ позволяет сохранить все

35 преимущества машин с поточной обработкой команд и устранить конфликты, связанные с распределением буферной памяти.

Устройство выполняет две основные функциии.

-10 1. Реализация стековой дисциплины использования блока 12 буферной памяти.

2. Преобразование стековой системы команд во внутренний адресный формат ком анд.

45 Блок 12 буферной памяти выполнен, например, на быстродействующих регистрах и является вершиной стека, расположенного в блоке оперативной памяти. При переполнении блока 12 буферной памяти выполня50 ется отка rrca части его содержимого в продолжение стека в блоке оперативной памяти, а при опустошении — подкачка обратно из блока оперативной памяти в блок 12 буферной памяти.

55 Ооращения в блок 12 буферной памяти производятся с выхода блока 11 адресации, на вход которого обращения по считыванию операндов из вершины стека для выполнения команд поступают с выхода оуферной памяб 1 ти 4 команд и с входа 17 устройства. С входа 17 устройства поступают также через олок 11 адресации обращения по записи результатов команд с входа 18 устройства в блок 12. Обращение в блок 12 буферной па65 мяти содержит адрес ячейки в блоке 12 бу556440

5п

65 ферной памяти и признак записи пли считывания.

В блоке 11 адресации индикатор заполненности, соответствующий ячейке, к которой производится обращение, устанавливается в одно из двух состояний, например единичное при обращении в блок 12 по записи, когда в ячейку записывается информация. Индикатор заполненности ячейки переводится в нулевое состояние после выполнения команды, в которой она использовалась в качестве операнда. Адреса освободившихся ячеек пост iòают с входа 16 устройства на входы стека 7 свободных адресов и блока 11.

Вся работа по поддержанию стековой дисциплины использования ячеек блока 12 оуферной памяти производится не над с мими ячейками, а над их адресами. Вся оуфепная память рассматривается как ресурс ячеек, назначаемых в стековую память lI03 рея .льтаты очередных команд и возвращаемых ооратно после использования в качестве операндов в последующих командах. 11ля этого в устройстве служат две малоразрядные памяти для хранения адпесов ячеек блока 12 буфепной памяти. Первая память — стек 5 дешифрированных адресов содержит ядПеса ячеек блока 12 буферттой памяти, занятых в стеке на момент дешифрации очередной команды. Эти адреса размещены в порядке стековой дисциплины обработки команд. Вторая память — стек 7 свободных адресов содержит адреса всех неиспользованных в данный момент ячеек блока 12 б фепной памяти.

Стек 7 вободных адресов используется по принципу очереди. Управление записью и считыванием адресов в стеке 5 дешчфрипованных адресов производится ппи помощи блока указателей 6 стека дешифрировянных адресов, а в стеке 7 свободных алпесов— ппи помощи блока указателей 8 стека свободных адресов.

Для очередной команды, поступающей в стековом формате с входа 14 устройства на регистр 1 опепацнй, назначаются ячейки бчока 12 буферной памяти, в которых находятся операнды, и ячейка, в которую будет помещен результат. Назначение ячеек в команду осуществляется путем внутреннего представления команды в буфепной памяти 4 команд, содержащей код операции, и адреса ття»тяченных ячеек блока 12 буферной памяти. т1ля иллюстпацип приведен внутрснний формат типовых команд:

Вызов операнда КОП, ЛЗ

Сложение КОП, А1, Л2, ЛЗ

Отрицание КОП, А1, ЛЗ

Запись КОП, А1, А2 где КОП вЂ” код операции; Л1 и А2 — адреса ячеек операндов блока 12 буфернойт памяти;

АЗ вЂ” адрес ячейки результата блока 12 буферной памяти.

Кол операции передается с выхода регистра 1 операций через формирователь 3 кола

4 операций па первый вход буферной памяти

4 команд.

Ллреса назначенных в команду ячеек операндов блока 12 буферной памяти поступают ня втопой вход буферной памяти 4 команд из стека 5 лешифрированных адресов через комv. ",татоп 9 адресов, управляемый формирователем 27 уппавляющих сигналов. Лдрес ячейки блока 12 буферной памяти, назначенной пол результат, поступает на второй вход буФерной памяти 4 команд через коммутатор

9 адресов из стека 7 свооодных адресов.

Использование под результат только свободной ячейки блока 12 буферной памяти оказывается существенным при синхронизации логически связанных команд, когда результат одной используется в последующей

«ак опепанл. Сначала свободная ячейка блока 12 оуферной памяти назначается под резулт.тат очередной команды, и ее адрес помещается из стека 7 свободных адресов через коммутатор 9 адпесов в стек 5 дешифрированных адресов. Затем он вычеркивается оттуда и назначается как адрес ячейки операнда в блоке 12 буферной памяти в послед ющу ю команду.

Команды, представленные во внутреннем адресном формате, с выхода буферной памяти 4 команд поступают на выход 20 устройства для их выполнения в упомянутых выше специализированных по своим функциям блоках. при условии разрешения выдачи, поступающего на вы правляющий вход буферной памяти 4 команд с входа 19 устройства. В момент выдачи команды с выхода буфепной памяти 4 команд ппоизволнтся ооращение по

c÷èòûâ«Itètn соответств юших ячеек опепяндов в блок 12 буферной памяти чепез бло«

11 ялпссашти, и если ячейки заполнены, то их солср>кттмое с выхода блока 12 буферной памяти выпластся на выход 21 устройства.

Если нет. то команда все равно выдается на выход 21 устройства в спеттттализированньте блоки, где о>кттлает своих операндов. При ооттяшении очепелной команды Ilo записи в блок 12 буферной памяти через блок 11 адресации с входа 17 устпойства алрес ячейки под результат в блоке 12 бубепной памяти пепедается тактике на выход 23 устройства, сопровожлая, тяктт т образом, результат очередной команды (и операнд для последующей), который. пост .пая с входа 18 устройства на вход блока 12 буферной памяти, одновременно передается на выход 22 устройства. С выходов 21 и 22 устройства операнды и с выхода 24 устройства соответствующие им адреса блока 12 буферной памяти поступают на входы всех исполнительных специализированных блоков. По этим адресам команды, хранящиеся в специализированных блоках, опознают «своих» операндов и начинают выполняться.

Одновременно с формированием внутреннего формата команды происходит реорганизация вершины стека или, что то же самое, 556440

10 стека 5 дешифрированных адресов. В счетчике 28 верхней границы блока указателей 6 стека дешифрированных адресов находится текущий адрес по стеку 5, который с выхода счетчика 28 подается на адресный вход стека 5. Выдаваемые из стека 5 по значению счетчика 28 через коммутатор 9 в буферную память 4 адреса операндов по блоку 12, согласно стековой дисциплине обработки команд, вычеркиваются из стека 5. На их место по значению счетчика 28 записывается адрес ячейки под результат команды в блоке

12, который выдается из стека 7 через коммутатор 9 на вход стека 5. Вычеркивание операндов из стека 5 достигается изменением значения счетчика 28, которым управляет формирователь 27. Таким образом, стековая дисциплина использования адресов ячеек блока 12, а следовательно, и самих операндов в этих ячейках обеспечивается соответствующими изменениями счетчика 28 верхней границы, а также записью в стек 5 и считыванием из стека 5 по значению счетчика 28.

Выдача адресов свободных ячеек блока 12 из стека 7 происходит аналогично по значению стетчика 31 верхней границы в блоке указателей 8 стека свободных адресов, выход которого соединен с перBbDI адресным входом стека 7. Изменением значения счетчика 31 также управляет формирователь 27.

Запись в стек 7 адресов по блоку 12 производится по значению счетчика 32 нижней границы, выход которого соединен с вторым адресным входом стека 7 и которым управляет бло.; 10 восстановления. Ячейка операнда блока 12 считывается освободившейся после выполнения команды, в которой она использовалась. Соответствующие сигналы о выполнении команд с входа 15 устройства поступают в блок 10 восстановления, а освободившиеся адреса ячеек операндов с входа 16 устройства — на вход стека 7 и на вход блока 11 адресации. При этом в блоке 11 обнуляются индикаторы заполненности соответствующих ячеек.

С выхода регистра 1 операций очередная команда поступает в блок 2 управления. В формирователе 27 управляющих сигналов вырабатывается последовательность сигналов, поступающих на его выход и управляющих изменениями счетчиков 28, 29 и 31.

Кроме того, управляющие сигналы поступают на управляющие входы коммутатора 9 адресов и формирователя 3 кода операции.

На третью входную шину узла 26 режима поступают блокировочные сигналы с управляющего выхода буферной памяти 4 команд в случае его занятости, а также с выхода узла 30 сравнения в блоке указателей 6 стека дешифрированных адресов, с выхода узла

33 сравнения в блоке указателей 8 стека свободных адресов н с второго выхода блока 10 восстановления.

В узле 30 происходит сравнение значений счетчика 28 верхней границы и счетчика 29 нижней границы. По результату сравнения в узле 26 режима определяется наличие достаточного количества операндов для выполнения очередной команды. Если количество операндов достаточно, то с первого выхода узла 26 выдается разрешение на выполнение команды, которое поступает на первый вход распределителя 25 тактовых сигналов. При этом поступающие с входа 13 устройства тактовые сигналы на второй вход распределителя 25 преобразуются в соответствующую команду. Последовательность сигналов, выдаваемая с выходной шины распределителя

25, поступает в формирователь 27, узел 26 и блок 10. Происходит формирование внутреннего представления команды и реорганизация блоков указателей стеков 6 и 8, описываемые выше.

Если в узле 26 определяется, что количество операндов меньше, чем требуется очередной команде, то организуется режим подкачки. С второго выхода узла 26 выдается блокировочный сигнал, запрещающий реорганизацию блоков указателей 6 и 8, запись в стек

5, прием в регистр 1 и дешифрацию последуюш х команд на выход 23 устройства. С первого выхода узла 26 в распределитель 25 выдается сигнал, по которому приостанавливается выдача тактовых сигналов для очередной команды, и с выхода распределителя начинают поступать тактовые сигналы по временной диаграмме команды подкачки. По этим сигналам в формирователе 27 вырабатываются управляющие сигналы чля формирования команды подкачки в буферной памяти 4, куда поступает код операции, сформированный в формирователе 3, и адрес ячейки в блоке 12 из стека 7 через коммутатор 9.

Для сохранения стековой дисциплины адрес для подкачиваемого операнда должен быть записан в стек 5 дешнфрпрованных адресов по значению счетчика 28 нижней границы.

Для этого в формирователе 27 вырабатывается сигнал обмена, по котором обменивается содержимое счетчиков 28 и 29. Сформированная в буферной памяти 4 команда подкачки поступает на выход 20 устройства для выполнения.

Формирование команд подкачки продолжается до тех пор, пока количество адресов в стеке 5 дешифрированных адресов не будет соответствовать количеству требуемых для очередной команды операндов. На вход распределителя 25 в узле 26 вырабатывается сигнал о прекращении подкачки. По окончании режима подкачки производится обратный обмен содержимого счетчпков 28 и 29, причем значение счетчика 29 нижней границы будет новым по сравнению с его значением до начала подкачки. Распределитель 25 переключается на выработку тактовых сигналов по временной диаграмме очередной команды.

55644 0

Режим откачки устанавливается аналогично режиму подкачки. Отличие в том, что при отсутствии свободных адресов в стеке 7 и соответствующем сигнале из узла 33 сравнения в блоке указателей 8 стека свободных адресов режим откачки устанавливается лишь после того, как произойдет выполнение всех предыдущих команд. Сообщение об этом происходит с входа 15 устройства в блок 10 восстановления, откуда поступает во входную шину узла 26 режима. Это обусловлено тем, что после выполнения команды могут освободиться ячейки блока 12, использованные в качестве операндов, и пх адреса могут быть записаны в стек 7 свободных адресов с входа 16 устройства.

Пока стек 7 пуст и не выполнены все предыдущHe команды, узел 26 поддерживает в устройстве состояние ожидания, останавливая выработку тактовых сигналов в распределителе 25 и выдавая блокировку на второй выход. После записи адреса в стек 7 с входа

16 устройства узел 26 выдает разрешение на обработку очередной команды, в противном случае устанавливается режим откачки.

Другим отличием режима откачки является то, что в буферную память 4 команд выдается через коммутатор 9 адрес ячейки блока

12 из стека 5, в сформированной команде откачки содержится адрес ячейки блока 12, содержимое которой необходимо отослать в блок оперативной памяти, так как на этот адрес указывает счетчик 29 нижней границы в указателе 6 стека дешифрированных адресов.

Полностью заполненная буферная память

4 команд формирует блокировочный сигнал во входную шину узла режима. В результате устанавливается состояние ожидания до тех пор, пока буферная память 4 не сможет принять очередную команду.

Формула изобретения

Устройство для управления параллельным выполнением команд в стоковой электронной вычислительной машине, содержащее регистр операций, блок управления, блок адресации, блок буферной памяти, информационные вход и выход которого соединены соответственно с информационным входом и первым информационным выходом устройства, адресный вход — с выходом блока адресации, вход и выход регистра операций соединены соответственно с первым входом устройства и с первым управляющим входом блока управления, второй управляющий вход которого соединен с первым управляющим входом устройства, отл и ч а юще еся тем, что, с целью повышения производительности в работе, в него введены стек дешифрированных адресов, блок указателей стека дешифриро60

Источники информации, принятые во внимание при экспертизе:

1. Патент США М 3718912, кл. 340-172.5, 27,02.73.

2. Патент США Ко 3725876, кл. 340-172.5, 03. 04. 73. ванных адресов, стек свободных адресов, блок указателей стека свободных адресов, формирователь кода операции, коммутатор адоесов, буферная память команд и блок вос5 становления, первые вход и выход которого подключены соответственно к второму управляющему входу устройства и к входу блока управления, вторые вход и выход блока восстановления подключены соответственно к

13 первому выходу блока управления и к первому входу блока указателей стека свободных адресов, второй выход блока управления соединен с управляющими входами регистра операций, стека дешифрированных адресов, с

15 управляющим выходом устройства, с первым входом блока указателей стека дешифрированных адресов и с вторым входом блока указателей стека свободных адресов, третий выход блока управления соединен с управля20 юшимн входами формирователя кода операции, коммутатора адресов, с третьим входом блока указателей стека свободных адресов, с вторым входом блока указателей стека дешифрированных адресов, вход блока управ25 ления соединен с управляющими выходами буферной памяти команд, блока указателей стека дешифрированных адресов, блока указателей стека свободных адресов, первый и второй выходы которсго подключены соот30 ветственно к первому и второму адресным входам стека свободных адресов, вход и выход которого соединены соответственно с первым адресным входом устройства, с первым входом блока адресации и с первым вхо35 дом коммутатора адресов, второй вход которого соединен с выходом стека дешифрированных адресов, выход коммутатора адресов соединен с первым входом буферной памяти команд и с входом стека дешифрированных

40 адресов, адресный вход которого подключен к выходу блока указателей стека дешифрированных адресов, выход регистра операций соединен через формирователь кода операции с вторым входом буферной памяти команд, уп45 равляющий вход которого соединен с третьим управляющим входом устройства, выход буферной памяти команд соединен с выходом устройства и с вторым входом блока адресации, третий вход которого соединен с вторым

50 адресным входом устройства, выход блока адресации соединен с адресным выходом устройства, информационный вход устройства соединен с вторым информационным выходом v"тройства.

Составитель Т. Арешев

Редактор Е, Караулова Техред Л. Котова Корректор О. Тюрина

Заказ 112 12 Изд, к 419 Тирчкк 815 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2