Устройство для потенцирования

Устройство для потенцирования

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОП И САНИ Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (и) 55736 1 (61) Дополнительное к авт. свид-ву (22) Заявлено27.08.74 (21) 205469S/24 с присоединением заявки №(23) Приоритет(43) Опубликовано05,05,77.Бюллетень № 17 (51) М. Кл.

606 т 5/02

Государственный комитет

Совета Министров СССР во делам изооретений и открытий (53) УДК 681.325 (088,8 ) (45) Дата опубликования описания 09.07.77

В. B. Немьттов, А, М. Оранский, А. Н. Морозевич и М. С. Лозовик (72) Авторы изобретения

Минский радиотехнический институт (7l) Заявитель

{54) УСТРОЙСТВО ДЛЯ ПОТЕНЦИРОВАНИЯ

1 .Изобретение относится к области вычислительной техники и может быть использовано ias вычисления антилогарифмических зависимостей (проведение операции потен .

,цированЫя) в двоичной системе счисления.

Известно устройство для потенцирования, содержащее регистр сдвига, .счетчик, элемент ИЛИ, три элементе И, два триггера, элемент задержки и генератор такто вьтх импульсов 11), о

Недостатком устройства является низкая точность вычисления.

Наиболее близким техническим решением к изобретению является устройство для . потенцирования, содержашее два регистра, l5 блок сравнения и триггер (2), Недостатком устройства является низкая точность вычислений с погрешносгью до 8,57, что не всегда приемлемо при ре» шенин ряда задач, 20

Белью изобретения является повышение точности работы устройства.

Эта цель достигается за счет того, что в предложенное устройство введены дополнительно два сумматора, постоянное запо2 минающее устройство (ПЗУ), блок деления и блок управления. Первый выход первого сумматора соединен с первым информационным входом блока сравнения, второй информационный вход которого соединен с первым информационным входом первого сумматора и с выходом ПЗУ, Второй выход первого сумматора, выход блока сравнения и выход триггера соедияены с соответствуюшими входами блока управления, Вход второго сумматора соединен с информационным входом первого регистра и первым входом блока деления, второй вход которого соединен с выходом второго регистра. Выход первого регистра соединен с информационным входом второго сумматора, Выход блока управления соединен с управлякяцими вхо дами первого и второго сумматоров, первого и второго регистров, блока сравнения, блока деления и ПЗУ. Второй вход первого сумматора и вход триггера соединены с входными шинами, а выход блока деленияс выходной шиной.

На чертеже представлена блок-схема устройства для потенпирования, 557361

Устройство содержит первый сумматор E

ПЗУ 2, блок сравнения 3, второй сумматор 4, первый 5 и второй 6 регнстры, блок деления 7, блок управления 8 н трнггер 9.

Устройство работает следующим образом.

В нсходноМ сос гоянии все разряды всех регистров, сумматоров н триггера находятся в нулевом состоянии. Значение нсходного числа А, которое s общем случае представляет величину Cog Х н которое необходимо преобразовать оо антилогарифмической зависимости, заносится в сумматор 1, а его знак - в триггер знака 9. В сумматор 4 вводится величина 1,1(g)

=(1;-2-у), где ) 1, а в регистр 6 заносится единнца. Затем из разрядов сумматора 1, отведенных для целой части эначе» ння Л, если значение целой части не равно нулю, вычитается единица на каждом такте до получения нулевого значения в этой части сумматора 1. Одновременно с этой операцией синхронно в регистре 6 производится сдвиг единицы влево. Причем при выполнении этих операций должно выполняться следующее условие: при положительном исходном числе в регистре 6 кро ме указанных сдвигов производится еще однн дополнительный в ту we сторону, а содержимое дробной части сумматора 1 прес»разуется в дополнительный код, прн отрица::ельцом заданном числе дополнитель ный сдвнг в регистре 6 не производится, а содержимое сумматора 1 остается в пря мом коде. Во время перечисленных операций смтояние сумматора 4 и триггера 9 не изменяется.

Затем содержимое сумматора 1 сравни вается со значением константы oL„, которая выбирается из ПЗУ с помощью блока управления 8 и подается на вход блока сравнення Э. Обьем ПЗУ определяется чис лом к хранящихся в нем констант g, где

- число разрядов разрядной сетки ycr ройства, предназчаченных для представле ния дробной части чисел. Если константа

d-q больше значения содержимого сумматоре

1, т.e. (, О, то производится сдвиг еди- ницы дробной части сумматора 4 вправо на один разояд, а состояние регистров 5 н 6

Йе изменяется.

Затем сравнивается содержимое сумматора 1 с очередным значением констанТЫ +, И ЕСЛИ (-, ГО KBK Н II@ ПРЕДЫДУ щем шаге единнцы сумматора 4 сдвигается на один разряд вправо без изменения состо ния регистров 5 и 6.

Операции сравнения содержимого сумма тора 1 с очередными значениями <1.с соответствующими последующими операциямн проводятся до тех пор, пока результат сраЬнения каждый раз дает нулевое значение оператора .

В том случае, кот да результат операции сравнения равен единице (("1 ), что соответствует тому, что значение (т на этом шаге меньше содержимого сумматора 3. сдвиг на сумматоре 4 не производится, а его значение дополнительно записывается в

1О регистр 5. Затем из содержимого сумматора 1 вычитается значение sty no которо му в этом шаге проводилось сравнение, путем подачи . с выхода ПЗУ 2 на вход сум матора.

Лалее полученное значение в сумматоре 1 сравнивается с очередным значением константы с,- Если результат сравнения равен нулю, то содержимое всех регистров и сумматоров не изменяется.

Если же на каком то шаге результат сравнения равен единице ((=1),, то из содержимого сумматора 1 вйчнтается сравниваемое значение константы d. ., причем содержимое сумматора 4 и регистра 6 не меняется, а содержимое регистра 5 сдвигается вправо в сторону младших разрядов, по числу проведенных операций сравнения, которое фиксирует блок 8 управления, Зги процедуры повторяются до тех пор, пока не будет проведено Й сравнений, где — разрядность дробной части чисел, с которыми оперирует устройство.

Если в сумматоре 1 на каком либо шаге появится значение, равное нулю, то проЗч ведение операций сравнения прекращается.

В результате проведенных процедур в сумматоре 4 находится делитель, а в ре гистре 6 - делимое. делимое и делитель подаются на блок 7 деления, с выхода колО торого получаем исходный результат (частное) х, т.е. результат операции .потенцнрования, Среднее время вычисления антилогариф ма наибольшего исходного числа, которое можно записать в сумматор 1, составляет порядка сотни тактов. В то же время решение аналогичной задачи на универсальной

I1BN с использованием библиотеки стандарт ных программ необходимо около 2000 так50 тов. Таким образом, быстродействие предлагаемого устройства повышено по сравнению с известными.

Погрешность с при потенцировании состоит иэ основных погрешностей: погрешности вычисления бесконечного произведения Ьл и погрешности, связанной с ограничением разрядной сетки регистров при выполнении вычислений

6О х.

557361

rae

С,оставитель А. Шпатулла

Редактор Л. Утехина Техред Г. Родак Корректор А. Гриценко

Заказ 848/59 Тираж 818 Подписное

БНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113О35, Москва, Ж 35, Раушская наб., д, 4/5

Филиал ППП Патент, r. Ужгорон, ул. Проектная, 4

Если для дробной части чисел в регистре отведено % разрядов, то и „ будет.

ОО

-7

) Ilк- ll, 1

У:Kt4

tL 5

П„= П(1+2 У) ф" 1

ТОгдаа1 П ()jl„-n„=n„31+2 +2 +

-3 -(сл 4 ) -(K+ 2)

2 Ic + 3 4

+ - 0(412 ))-П =П -Г 19 х к 7.

Погрешность 5> определяется величиной

2 ". Таким образом 1 -н

П вЂ” +2 к

Иэ этого выражения видно, что ошибка р вычислений 6 на данном устройстве определяется в основном вторым членом составляющим величину 2, так как пер4 вая составляюшая П „ ус представляет весьма малую величину. Так, например, расчеты показывают, что для типовой разрядности К=32 значение 6 представляет величину Е 2, т.е. вес младшего разряда, а это значит, что погрешность year ройства составляет величину = 5 . .

В то же время погрешность вычислений на устройстве-прототипе при той же разрядности достигает значения по абсолютной величине 0,08544 или 8,5%.

ЭО

Формула изобретения

Устройство для потенцирования, содер,)кащее два регистра, блок сравнения и триггер,» о т л и ч а ю щ е е с я тем, что, с целью повышения точности р."боты устройства, в него введены два сумматора, постоянное запоминающее устройство ПЗУ, блок деления, блок управления, причем первый выход первого сумматора соединен с первым информационным входом блока сравнения, второй информационный вход которого соединен с первым информационным входом первого сумматора и с выходом ПЗУ; второй выход первого сумматора, выход блока сравнения и выход триггера соединены с соответствующими входами блока управления; выход второго сумматора соединен с информацион1 ным входом первого регистра и первым входом блока деления, второй вход которого соединен с выходом второго регистра; выход первого регистра соединен с информационным входом второго сумматора; выход блока управления соединен с управляющими входами первого и второго сумматоров, первого и второго регистров, блока сравнения, блока деления и ПЗУ; второй вход первого сумматора и вход триггера со: — -.иены с входными шинами, а выход блока;. ения соединен с выходной шиной.

Источники информации, принятые во внимание при экспертизе изобретения

Авторское свидетел "тво CCCP у 330448, кд..р 06 F 5/02 от 1973 г, 2, Авторское свидетельство СССР

М. 304574, кл. 4 06 F 5/02 от