Устройство для контроля логических блоков

Устройство для контроля логических блоков

Иллюстрации

Показать все

Реферат

 

IIi) 558266

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Ресиублии (61) Дополнительное к авт. свид-ву (22) Заявлено 06.06.75 (21) 2142177/24 с присоединением заявки М (23) Приоритет

Опубликовано 15.05.77. Бюллетень М 18

Дата опубликования описания 21.06.77 (51) М. Кл.- 6 05В 23/02

G 06F 11/04

Государственный кои итет

Совета Министров СССР (5Д) УД К 621.52 (088.8) ло аелам изобретений н открытий (72) Авторы изобретения (71) Заявитель

В. П. Калявин, А. В. Мозгалевский и С. H. Никифоров

Ленинградский ордена Ленина электротехнический институт им. В. И. Ульянова (Ленина) (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для автоматической проверки и поиска неисправностей в логических блоках цифровой вычислительной машины.

Известны устройства, производящие проверку блоков путем сравнения выходных последовательностей контролируемого блока с эталонными последовательностями. Причем, в одном устройстве используются эталонные последовательности, хранящиеся в памяти, а в другом — вырабатываются в самом устройстве. Сравнение выходных последовательностей с эталонными осуществляется на каждом такте проверки, что обеспечивает максимальную достоверность контроля.

Недостатком этих устройств является то, что при сложных проверяемых блоках узел выработки эталонных сигналов, а также трудоемкость разработки этих узлов, становятся весьма значительными. Этот недостаток приводит к целесообразности не сравнивать выходные последовательности с эталонными, а регистрировать их суммы накапливающими сумматорами с целью дешифрации неисправностей по результату сложения.

Наиболее близким техническим решением к данному изобретению является устройство для контроля логических блоков, содержащее регистр сдвига и последовательно соединенные блок ввода программы, генератор тестов, первый дешифратор и формирователь импульсов, выход генератора тестов через контролируемый логический блок подключен к

5 сумматору последовательного типа и накапливающему сумматору параллельного типа, выходы сумматоров подсоединены к одним из входов второго и третьего дешифраторов, другие входы которых соединены с выходом

10 блока ввода программы и выходом регистра сдвига, выход второго дешифратора подключен ко входу блока индикации, а выход формирователя импульсов — к одним из входов генератора тестов контролируемого логиче15 ского блока, сумматора последовательного типа, накапливающего сумматора параллельного типа и регистра сдвига, управляющие входы которых и управляющий вход формирователя импульсов подсоединены ко входу

20 устройства.

Однако такое устройство имеет хорошую достоверность только при условии малой длины проверяющих тестов. Только в этом случае, построив регистр сдвига, число разрядов

25 которого равно длине проверяющего теста, можно с полной достоверностью по заполнению разрядов регистра сдвига обнаруживать неисправности, приводящие к изменению только выходной последовательности допол30 нительного сумматора. Но длина теста может

558266

Таблица 1 № тактового импульса

14 15

13

8 9 10

G 7

1 2 (0!

j0j

0 1

Исправный баск

0 1

0 1

0 0

1 0

Неисправный блок достигать величины 10 и более, построение регистра такой разрядности практически невозможно. Поэтому при реализации подобны.;

)стройств регистр сдвига выполняется закольцованным с помощью сумматора по модулю два. При этом, если неисправность, приводящая только к изменению выходной последовательности дополнительного сумматора, искажает эту последовательность четное число раз и с периодом, равным или кратным числу разрядов закольцованного регистра сдвига, то она может быть и не обнаружена. Подобным образом могут проявляться как одиночные, так и кратные неисправности. Это приводит к принятию неисправного блока за исправный.

Целью изобретения является повышение достоверности результатов контроля.

Это достигается тем, что предлагаемое устройство содержит элементы ИЛИ, И и сумматор по модулю два, одни из входов элементов И подключены ко входам второго и третьего дешифраторов и к выходу блока ввода программы, другие входы элементов И соединены с выходами регистра сдвига, а выходы элементов И через последовательно соединенные элемент ИЛИ и сумматор по модулю два, один из входов которого подключен к выходу сумматора последовательного типа, подсоединен ко входу регистра сдвига.

На чертеже показана блок-схема предлагаемого устройства, которая содержит генератор тестов 1, контролируемый логический блок 2, первый дешифратор 3, накапливающий сумматор параллельного типа 4, сумматор последовательного типа 5, элементы И 6, элемент ИЛИ 7, регистр сдвига 8, блок ввода программы 9, третий дешифратор 10, второй дешифратор 11, блок индикации 12, формирователь импульсов 13, суммагор по модулю два 14, выход 15 формирователя импульсов 13 подключен к входам 16 генератора тестов 1, контролируемого логического блока 2, сумматоров 4 и 5 и регистра сдвига 8, управляющие входы 17 которых и управляющий вход 18 формирователя 13 являются входами устройства.

Устройство работает следующим образом.

При поступлении сигнала на управляющий вход 16 производится начальная установка всех узлов устройства, имеющих элементы памяти (например триггеры). Подача сигнала на управляющий вход 17 обеспечивает появление тактовых импульсов на выходе 15 формирователя 13. Генератор тестов 1 начинает

-10

50 выдавать по всем своим выходам импульсные последовательности, проверяющие контролируемый логический блок 2. Выходные коды контролируемого логического блока 2 подвергаются операциям параллельного и последовательного суммирования. Параллельное суммирование производится накапливающим сумматором параллельного типа 4, в котором и хранится результат суммирования. Последовательное суммирование выполняется в сумматоре последовательного типа 5, а результат суммирования через сумматор 14 по модулю два поступает на вход регистра сдвига 8. Регистр 8 закольцовывается через один из элементов И 6, элемент ИЛИ 7 и сумматор 14. Модуль закольцовки, т. е. один из элементов И 6 выбирается с помощью блока ввода программы 9. Процесс генерации тестов и работа всего устройства продолжается до появления на выходах генератора тестов 1 комбинации, означающей окончание цикла проверки. При этом срабатывает первый дешифратор 3 и появляющийся на его выходе сигнал запрещает выработку тактовых импульсов на выходе 15 формирователя импульсов

13. В накапливающем сумматоре 4 будет храниться итоговая сумма выходных кодов (строк) контролируемого логического блока 2, в регистре 8 будет находиться итоговая сумма выходных кодов (столбцов), а сумматор 5 будет хранить «единицы» переполнения от суммирования столбцов.

Эти суммы и «единицы» переполнения определяют состояние контролируемого логического блока 2. Второй дешифратор 11 и блок индикации 12 срабатывают прп исти íîì значении сумм и «единиц» переносов, а третий дешифратор 10 перекодирует значения сумм и «единиц» переносов (в случае их искажения т. е. при одиночных неисправностях) в позиции неисправных элементов.

Сущность изобретения можно пояснить следующим примером. Полагаем, что длина теста равна 15. В табл. 1 приведены примерные значения выходных последовательностей сумматора последовательного типа для исправного и неисправного (искажены компоненты в

4-ом и 10-ом тактах) контролируемого логического блоков. Причем в неисправном контролируемом логическом блоке неисправность приводит только к искажению выходной последовательности сумматора последовательного типа, значения сумм накапливающего сумматора идентичны и не приводятся.

568266

Таблица 4 № разряда регистра № периода закольцовки

5 ?

Таблица 2 № разряда регистра

10 (o) О О № периода закольцовки

О

О рб Итоговая сумма

О

Таблица 5

1 10

¹ разряда регистра

¹ периода

"3êîëü!Iñâêc

2 в

Итоговая сумча

О

О

О

Таблица 3 № разряда регистра

Итоговая сучма

¹ периода закольцовки

О

Итоговая сумма

Выбранное значение модуля закольцовки равнялось «3». В табл. 2 и 3 показà:o формирование итоговых С1. .(м выходных последовательносгсй сума(азора последовательного типа для исправно о il нсиспраш(ого контролируемых логических блоко,.

Как видно из табл. 2 и 3 неисправность илн неисправности, вызвавшие иска?кения 4-ой и

10-ой компонент выходной последовательности сумматора последовательного типа, при закольцовке по модулю 3 не приводят к изменению итоговой суммы, т. е. не обнару кив",ются.

В табл. 4 и 5 показано фор лированис итоГОВЫХ С ММ ДЛЯ ТЕ. ?КС ВЫ "ÎДНЫХ ПОСЛЕ !ОВ2тельностей сумматора последовательного типа п13и нзмснснном модуле 3;!(Толl цОВкн (310дуль 5).

Как видно из табл. -; II 5, значение итоговой

CA vIMbI B регHCTpP J,.зя IiCHCIIp3BIIOI O б 101 2 B конце цикла прове зки Оказы132ется измененным по сравнению с истинным, т. е. в данном

40 случае только измснсннс модуля закольцОВI и регистра, Выбнрас.;:ос с пол!Оль о блока ввода прог133ммы, пoзВO. !яст Uoнарунсивать

ПРЯВНОСТИ, ПРИ ВO.(ЯII НЕ К ПСРIIОДИЧЕСКИ3(ИСкя?кениям комп01(ен1 Выходно!! Иос.1едОВ2ТЕ7ЬНОСТИ С\ 31312ТОРЯ П C, !СДОЗЯТС,IЬНОI О Типа.

Экономичсск(1" эфсрск r от использования

П1ЭЕДЛЯГЯС МОГО, ТройстВЯ При ?иС,1 КОССри1!НОМ п110ПЗВО (ст!3с конт ролнрмp3|ьlх логических блоков састагнт прнмсрно 2,5 тыс. рублей в год. срорм ла нзоорстсння

Устройство для контроля логи (сскнх бло55 ков, содер?кашее регистр с::Внга и последовательно соеднненныс Олок ьвода программы, генератор тестов, первый дешифратор и формирователь импульсов, выход генератора тес.-cB через контролируемый логический блок

60 подкл10 !ен 1 с . ?и!3:.!7013 и-"слсд0132тсльнОГО

ТИП2 И Н2 IBПЛИЗ2(ОШС С3 .,! МBTOO! !73ПЯЛ7Е.7LHO 0 Tii;i3, 13Ы. О:! Ы Суд: 3: ЯТOPOI3 НОДСОСДНHPÍÛ IС О НИМ ИЗ ВХОДОВ ВТОРО "O li TPPTBCI O дсшнфраторон, други. Входы оторых сосдн65 не((ы с Выходом блока ввода программы и

558266

Составитсль Н. Белинкова

1 едактор H. Каменская Te:!ðe3 М. Семенов Корректор О. Тюрина

Заказ 1251711 Изд. № 445 Тираж 110б Подписиос

Ц1!ИИПИ Государствснвого комитета Совета Министров СССР по делам изобретен!0 и открытии

113035, Москва, УК-35. Раушская иаб, д. 415

Тииос1и1фи!1, !! 1). С!и1уиова, 2 выходом регистра сдвига, выход второго дешифратора подключен ко входу блока индикации, а выход формирователя импульсов— к одним из входов генератора тестов, контролируемого логического блока, сумматора lloследователыlого типа, на1<апл!!БЯю!цсГО с! мматора параллельного типа и регистра сдвига, управляющие входы которых и управляю!ций вход формирователя импульсов подсоединены ко входу устройства, от л и ч а ю1цес с" тем, что, с целью повышения достоверности контроля, устройство содер>кит элементы ИЛИ„

И и сумматор по модулю два, одни из входов элементов И подключены ко входам второго и третьего дсшифраторов н и выходу блока

5 ввода программы, другис входы элс.,!снтов И соединены с выходами регистра сдви1а, а выхо:ILI эг!сх!ентов И через последовательно сосдинснныс элемент ИЛИ и суммматор по модулио два, одlill пз Iëîäîâ которого подклю10 чсн к выходу сумматора последовательного т:ша, подсоединен ко входу регистра сдвига.