Оперативное запоминающее устройство

Оперативное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

«з

ОП ИСАНИ Е

И ЗОЬРЕТЕ Н ИЯ

К АВТОРСКОМУ СВИДИТБЛЬСТВУ

Союз Соввтсннх

Соцфалмстммаснмх

Ресвт блнк ()i) 559282 (61) Дополнительное к авт. свид-ву— (22) Заявлено 12.09.75 (21) 2172) 20/24 с присоединением заявки №вЂ” (23) Приоритет— (43) Опубликовано 25 05.77. Бюллетень №19 (45) Дата опубликования описании 07.1077 (51) М. Кл. G 1. С 11/00

Государственный намнтет

Саввтв Мнннстров СССР а данам нэебретеннй н 0TKpblòíé (53) УДК 681.327.66 (088.8) (72) Авторы изобретения О. М. Егоров, Г. Я. Коган, С. И. Виго и А. А. Агренич (7l) Заявитель (54) ОПЕРАТИВНОЕ ЗАПОМИНА10ЩЕЕ УСТРОЙСТВО

Изобретение касается вычислительной техники.

Надежность оперативного запоминающего устройства определяется количеством запоминающих элементов. Современные оперативные запоминающие устройства (ОЗУ) содержат большое количество запоминающих элементов, поэтому нри разработке таких устройств большой емкости основная задача состоит в повьииении их надежности, т.е. создание памяти, устойчивой к отказам и сбоям.

Известны заломила нтщпе устройства, в которых используется объемно-неполное резервирование Ц1 и (21 . В известном эаполптнающем устройстве, содержащем ретттстр адреса, деиатфратор и накопитель,резервирование производится с помотцью постоянного эаиолтинающего устройства, в случае обрац.:,ения к неисправному числу накопителя выход накопителя блокируется, а чтение информации производится с постоятптого заиоминаютцего устрой тва (1). В известном залолтинаютцем устройств.:, содержащем регистр адреса, децгифратор и накопитель, резервирование производится с помощью ассоциативного запоминающего устройства, при обращении к отказавшему числу накопителя чтение и запись информации произв< лится в исправное чис;и резсрян<тттт накопителя, код-адрес которого записан в иифор-мационной части ассоциативного запоминающего устройства t21

Однако невысокая надежность таких запоминающих устройств обусловлена тем, что схема контроля обнаруживает отказы малой кратности.

Известно также запоминающее устройство, содержащее последовательно соединенные регистр адреса, дешифратор адреса, накопитель и блок разрядных целей, ассоциативный накопитель, первый тО вход которого соединен с выходом регистра адреса, второй вход ассоциативного накопителя подключен к одному из выходов блока управления, адресные входы устройства подключены к входам регистра адреса, информационные входы устройства соединены с входами блока разрядных цепей 131.

Невысокая надежность у стройства обусловлена тем, что схема контроля обиаруживает отказы малой кратности. Использование схемы контроля, обнаруживающей отказы любой кратности, создает большую иэбыгочиост» оперативного затктмииающсго устройства, что также приво,шт к уменьшеиню надежности.

Целью иэобрегеиия является иовышелие надежности оперативного эаиомииак>ики о уст чтттстнз, 559282

Это достигается тем, что в устройство введены сумматор, элемент ИЛИ и одноразрядные элементы свертки, первые входы которых подключены к выходам блока разрядных цепей и к однзм из входов сумматора, вторые входи одноразрядных элементов свертки соединены с другим выходом блока управления, третьи входы одноразрядных элементов свертки подключены к выходам ассопиативного накопителя, третьи входы которого соединены с выходами сумматора и входами элемента

ИЛИ, выход которого подключен к входу блока управления, информационные входы сумматора соединены с информационными входами устройства, выходы одноразрядных элементов свертки соединены с выходами устройства.

На чертеже представлена блок- схема предлагаемого устройства.

Оперативное запоминающее устройство содержит регистр адреса 1, выходы которого соединены с входами дешифратора адреса 2 и с входом ассоциативного накопителя 3. Выходы дешифратора адреса 2 соединены с соответствующими входами блока накопителя 4, а выходы блока накопителя соединены с блоком разрядных цепей 5, на информационные входы 6 которого подается код числа, записываемый в ОЗУ. Кроме того, ассоциативный накопитель 3 соединен с блоком управления 7

Оперативное запоминающее устройство содержит также сумматор 8, элемент ИЛИ 9 и одноразрядные элементы свертки 10 (по одному на один разряд оперативного запоминающего устройства)

Входы 11 сумматора 8 соединены с информационными входами 6 блока разрядных цепей 5, а выходы сумматора 8 с входами элемента ИЛИ9 и с входами 12 ассоциативного накопителя 3. Кроме того, выходы 13 ассоциативного накопителя 3 соединены с третьими входами 14 соответствующих одноразрядных элементов свертки 10, вторые входы 15 которых соединены с блоком управления 7, который соединен с выходом элемента ИЛИ 9.

Выходы 16 блока разрядных цепей 5 соединены с первыми входами 17 соответствующих одноразрядных элементов свертки 10 и с входами 18 сумматора 8.

Устройство работает следующим образом. В режиме "запись" или "считывание" код адреса запрашиваемого числа накопителя 4 подается в регистр адреса 1. Код адреса с выхода регистра адреса

1 подается на дешифратор адреса 2 и на ассоциативный накопитель 3. Дешифратор адреса 2.выбирает требуемое число в накопителе 4.

В режиме. "запись" на информационный вход 6 блока разрядных цепей.5 подается код числа, который записывается в соответствующее число накопителя 4 и через входы 11 записывается в сумматор

8. Затем блок управления 7 выдает сигнал на считывание информации из числа накопителя 4, в которое в предыдущий момент была залисана информация (на регистре адреса 1 продолжает оставаться код адреса, к которому производилось обра10

6О щенке по записи к ОЗУ). Блок управления 7 выдает сигнал на вторые входы 15 одноразрядных алеман. тов свертки 10, блокируя их, и считанная из накопителя 4 информация не проходит на выходы 19 ОЗУ, а подается на входы 18 сумматора 8.

В сумматоре производится сложение по модулю

"два" записанного н считанного кода числа н в тех разрядах сумматора 8, в которых не произошло совпадение записанного и считанного кодов, появляется "единица . Таким образом, наличие единицы" на выходе сумматора 8 в каких;либо разрядах свидетельствует о неисправности в этих разрядах числа накопителя 4, к которому произошло обращение по записи, При появлении хотя бы одной

"единицы" на выходе сумматора 8 на выходе эле. мента ИЛИ 9 появляется "единица", Тогда блок управления 7 выдает сигнал на запись в число ассоциативного накопителя 3 кода адреса неисправного числа ОЗУ из регистра адреса 1 (ассоциативный накопитель 3 заполняется последовательно), а в число ассоциативного накопителя 3, соответствующего числу, в которое записан код адреса неисправного числа накопителя 4, записывается из сумматора Я код, который получился в результате сложения записанного н считанного кодов чисел, Таким образом, ассоциативный накопитель запоминает адреса неисправных чисел накопителя 4, а также запоминает, какие неисправные разряды имеются в этом числе.

В случае равенства записанного и считанного кодов на выходе сумматора 8 будут присутствовать одни "нули" во всех разрядах и блок управления 7 не выдаст сигнала на запись кода числа накопителя 4 в ассоииативный накопитель 3.

В режиме "считывание" код адреса числа, к которому производится обращение по считыванию, подается с выхода регистра 1 во все числа ассоциативного накопителя 3.. Если нн один из кодов адресов, хранящихся в ассоциативном накопителе 3 не совпал с пришедшим кодом адреса, что означает, что обращение произошло к исправному числу накопителя 4, то дешифратор адреса 2 выбирает соответствующее число нз накопителя 4, и производится считывание информации из этого числа. Так как блок управления 7 выдает соответствующий сигнал на вторые входы 15 одноразрядных элементов свертки 10, а с выходов 13 ассоциативного накопителя 3 на третьих входах 14 одноразрядных элементов свертки tO присутствуют "нули", которые не могут изменить считанный к д числа, то с выходов 16 считанный код числа попадает на первые входы 17 одноразрядных элементов свертки 10 (каждый разряд считанного кода - на соответствующую схему свертки 10) и проходит без изменений через них на выходы 19 ОЗУ.

Если же в одном из пкел ассоциативного накопителя 3 хранящийся код адреса и пришедший код адреса и пришедший код адреса совпали, что означает, что обращение произошло к неисправному числу накопителя 4, то из числа ассоциативного

559 82 накопителя 3, соответствующе|о числу асооциативного накопителя 3, в котором произошло совпадение кодов, производится считывание кода. У этого кода "единицы" присутствуют в тех разрядах, которые соответствуют неисправным разрядам числа накопителя 4, к которому производится обращение по считывакшо. Этот код подается на третьи входы 14 соответствующих одноразрядных элементов свертки 10, и когда на первых входах 17 соответствующих одноразрядных элементов свертки 10 появляется считанный код числа, происходит исправление тех разрядов считанного кода числа, которые попадают на те одноразрядные элементы свертки 10, на третьих входах 14 которых присутствуют "единицы", и тогда на выходах 19 ОЗУ будет появляться только правильная информация. Таким образом, при обращении по считыванию к какому-либо числу накопителя 4, в котором имеются неисправные разряды, отказы любой кратности, на выходах 19

ОЗУ будет появляться только правильно считанная информация.

Предлагаемое оперативное запоминающее устройство имеет более высокую надежность, так как позволяет обнаруживать и исправлять отказы чисел накопителя любой кратности. Кроме того, за счет того, что избыточность предлагаемого ОЗУ практически не зависит от кратности отказов уменьшается объем используемой аппаратуры, что приводит к

1 уменьшению его стоимости и габаритов, а также улучшению его ремонтопригодности.

Формула изобретения

Оперативное запоминающее устройство, содержащее последовательно соединекные регистр адреса, дешифратор адреса, накопитель и блок разрядных цепей, ассоциативный накопитель, первый вход которого соединен с выходом регистра адреса, второй вход ассоциативного накопителя подключен к одному из выходов блока управления, адресные входы устройства подключены к входам регистра адреса, информационные входы устройства соединены с входами блока разрядных цепей, о т л и ч а ю щ е е °

". я тем, что, с целью повышения надежности устройства, в него введены сумматор, элемент ИЛИ и одноразрядные элементы свертки, первые входы которых подключены к выходам блока разрядных цепей и к одним из входов сумматора, вторые входы одноразрядных элементов свертки соединены с другим выходом блока управления, третьи входы одноразрядных элементов свертки подключены к выходам ассоциативного накопителя, третьи входы которого соединены с выходами сумматора и входами элемента ИЛИ, выход которого подключен к входу блока управления, информационные входы сумматора соединены с информационными входами устройства, выходы одноразрядных элементов свертки соединены с выходами устройства.

Источники информации, принятые во внимание при экспертизе:

1, Патент США N 3422402, кл. 340 — 172,5, опубл. 1968.

2. Патент США N4 3501748, кл. 340 — 172,5, опубл. 1969.

3. Патент ФРГ Р 1290973, кл. 21 а 37/66, опубл. 1970.

559282

Составитель А. Воронин

Тсарсц Ц. Анцрсйчук

Редактор Т. Фадеева

Корректор A. Жоптани

Заказ 1410/103

Филиал fill!1 "Пагсн ". г, Ужгор iï. У.т. (!, цгиа . 1

Тираж

739 одписное

ЦНИИПИ Государственного комит< та Гоасia Жв астров С(YP подсламизобр тсиия и откргв ив

l l303S, Москва, Ж 3S, Раушская наб.. > . 4 .