Устройство для вычисления квадратного корня

Устройство для вычисления квадратного корня

Иллюстрации

Показать все

Реферат

 

О П И С А Н --И-:Е !!!! 560224

ИЗОБРЕТЕН ИЯ

Союз Советеких

Сокиалиотичееких

Реслублик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 04.04.73 (21) 1904319/24 с присоединением заявки № (23) Приоритет

Опубликовано 30.05.77. Бюллетень № 20

Дата опубликования описания 27.06.77 (51) М. Кл з G 06F 7/38

Гоеудаеатеениый комитет

Совета Министров СССР по делам изобретений открытий (53) УДК 681.325(088.8) (72) Автор изобретения

Б. И. Рувинский (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЪ|ЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ

Изобретение относится к автоматике и вычислительной технике и может найти применение при реализации технических средств

ЭЦВМ, в частности в устройствах вычисления квадратного корня в вычислительных машинах с плавающей запятой при последовательном способе представления двопчно-десятичной информации.

Известно устройство (1), предназначенное для вычисления квадратного корня при импульсно-числовом способе передачи информации, содержащее два двоичных счетчика, счетный триггер и вентили передачи кода из одного счетчика в другой.

Однако в этом устройстве при большой разрядности счетчика время вычисления квадратного корня весьма велико, что ограничивает сферу применения устройства.

Известно также устройство для вычисления квадратного корня (2), представляющее собой схемную реализацию процесса вычисления квадратного корня в параллельных цифровых машинах. Устройство содержит два параллельных регистра и один накапливающий сумматор, выполня!сивий та! же функцп!с сдвигового регистра. Недостаток устройства в его сложности.

Известно наиболее близкое по техническому решению к изобретению устройство для вычисления квадратного корня (3), содержащее сумматоры, триггер, рсгистры, элементы .

ИЛИ, элемент задержки, инвертор, блок у травления, одни пз выходов которого ссе;,".шсны с входами первого и второго сумматоров, а другие — с входамп первого и второго регистров соответственно. Один из выходов первого сумматора подкл!счсн к входу первого регистра, выход этого регистра — к информационное! Вход первого сумматора,:!ругой информационный вхо j первого сумматора — к выходу третьего регистра, вход которого через элемент ИЛИ связан с выходом второго сумлатора, другой выход первого сум. латора и выходы четвертого регистра сосд!!!!ены с входами олока управления.

Недостатком этого устройства является низкое быстродействие, что определяется последовательным выполнением этапоз определения частно-о и мод!;фикацпи делителя.

Цель изобретения — повышение быстро.".ei ствия устройства.

Это достигается тем, что в устройстBc выход блока управления соединен с одним из входов триггера, другой его в-.ход через элемент задержки — — с выходом пер".ого "-,.".. voIIта И, вход которого подкл!очен к выходам третьего регис-,ра и триггера, выход первого элемента И вЂ” с входами второго l! третьего элементов И, другие входы которы; подкз!о30 чены к соответству!ощим выходам блока уп560224

3 равления, причем выход второго элемента И соединен с вторым входом элемента ИЛИ и через инвертор — с входом четвертого элемента И, другой вход которого подключен к выходу третьего регистра, а выход — к информационному входу второго сумматора, второй информационный вход которого связан с выходом третьего элемента И.

Блок-схема устройства представлена на чертеже.

Устройство содержит регистры 1 — 4, сумматоры 5, 6, триггер 7, элемент 8 задержки, элементы И 9 — 12, инвертор 13, элемент ИЛИ 14, блок 15 управления с выходами 16 — 23.

Работает устройство следующим образом, Мантисса и порядок аргумента находятся в регистрах 1 и 4 соответственно. Если порядок четный, то по выходу 22 блока 15 управления старшая тетрада регистра 3 устанавливается в состояние 0001. Если порядок нечетный, то по выходу 23 блока управления проводится

0001 в более младшую тетраду регистра 3. Далее происходит обычный процесс деления, выполняемый последовательным вычитателем делителя из делимого, при этом по выходу 20 блока управления подается сигнал «Вычитание» на входы сумматоров 5 и 6. В каждом цикле вычитания осуществляется модификация делителя. Для этого в самом начале цикла вычитания триггер 7 устанавливается в

«1». Единичный выход триггера 7 соединен с входом элемента И 9, второй вход элемента И

9 — с выходом регистра 3, а выход через элемент 8 задержки — с нулевым установочным входом триггера 7. Поэтому на выходе элемента И 9 формируется одиночный импульс, соответствующий младшей единице регистра 3, Именно в этот момент производится модификация делителя, т. е. прибавление двойки к содержимому регистра 3. Для этого выход элемента И 9 соединен с входом элемента И

11, на второй вход элемента 11 проходит сигнал с выхода 17, на котором находится уровень логической «1» в режиме вычитания или сложения. С выхода элемента И 11 в режиме вычитания поступает сигнал «+2» на вход сумматора 6. После каждого вычитания анализируется знак остатка по значению переноса сумматора 5, выход которого соединен с входом блока 15 управления. Если остаток положительный, то по выходу 21 блока управления прибавляется единица к младшему разряду регистра 2. Когда остаток отрицательный, производится восстановление остатка и делителя. При этом по выходу 19 блока управления выдается сигнал «Сложение». Сигнал

« — 2» вырабатывается аналогично сигналу

«+2». После восстановления выполняется сдвиг влево остатка и частного в регистрах 1 и 2 и формирование нового делителя в регистре 3. В последовательных машинах, использующих динамические регистры, информация в которых непрерывно циркулирует вправо, время сдвига равно одному циклу сложения.

В режиме сдвига влево по выходу 16 блока

65 управления выдается сигнал, поступающий на вход элемента И 10, второй вход которого соединен с выходом элемента И 9, Выход элемента И 10 подключен к входу инвертора 13, выход инвертора — к входу элемента И 12, через который информация из регистра 3 передается на сумматор 6. При появлении «1» на входе инвертора 13 на выходе элемента И

12 оказывается «О», одновременно на вход элемента ИЛИ 14 поступает «1» с выхода элемента И 12. Последовательный двоично-десясичный сумматор-вычитатель имеет задержку, равную одной тетраде, поэтому младшая единица делителя сдвигается на один десятичный разряд вправо. Это соответствует формированию нового делителя. Устройство готово к вычислению следующей цифры частного.

Технико-экономические особенности устройства характеризуются тем, что при реализации устройства схема блока управления полностью одинакова со схемой блока управления, используемого при операции деления, а время вычисления квадратного корня в точности равно времени деления.

Формула изобретения

Устройство для вычисления квадратного корня, содержащее сумматоры, триггер, регистры, элементы И, ИЛИ, элемент задержки, инвертор, блок управления, одни из выходов которого соединены с входами первого и второго сумматора, а другие — с входами первого и второго регистров соответственно, один из выходов первого сумматора подключен к входу первого регистра, выход которого соединен с информационным входом первого сумматора, другой информационный вход которого подключен к выходу третьего регистра, вход которого через элемент ИЛИ соединен с выходом второго сумматора, другой выход первого сумматора и выходы четвертого регистра соединены с входами блока управления, отличающееся тем, что, с целью повышения быстродействия, в нем выход блока управления соединен с одним из входов триггера, другой вход которого через элемент задержки соединен с выходом первого элемента

И, вход которого подключен к выходам третьего регистра и триггера, выход первого элемента И соединен с входами второго и третьего элементов И, другие входы которых подключены к соответствующим выходам блока управления, причем выход второго элемента

И соединен с вторым входом элемента ИЛИ и через инвертор с входом четвертого элемента И, другой вход которого подключен к выходу третьего регистра, а выход — к информационному входу второго сумматора, второй информационный вход которого соединен с выходом третьего элемента И.

Источники информации, принятые во внимание при экспертизе:

560224

Составитель И. Малкис

Техред Е. Хмелева

Корректор Н. Аук

Редактор И. Грузова

Заказ 1379/4 Изд. Мз 501 Тираж 815 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 5Ê-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

1. ABT. св. Ма Зlб088, кл. G 06F 7/38, 1971.

2. Г1апернов А. А. Логические основы цифровой вычислительной техники. M., «Сов. радио», 1972, с. 253 — 259.

3. Meggit «Psendo division and psendo multiplication processes IBH Journal, appril, 19б2 (прототип).