Устройство для вычисления корня четвертой степени

Устройство для вычисления корня четвертой степени

Иллюстрации

Показать все

Реферат

 

f,с. сг-,.лз ;ая и

3 ..;;т»:.;:.-;-. о--:-.-.:.:;:: .есин

\ ф

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН Ия (и) 561184

К АВТОРСКОМУ СВИДИЕЛЬСТВУ (61) Дополнительное к авт, свид-ву(22) Заявлено07.08.75 (21) 2160803/24 (51) М. Кл.

Cz 06 Г 7/38 с присоединением заявки .№вЂ”

Государственный комитет

Соввта Министров СССР оо делам изобретений и открытий (23) Приоритет(43) Опубликовано05.06.77.Бюллетень № 21 (53) УДК681.325.5 (088.8) (45) Дата опубликования описания 17.08,77 (72) Авторы изобретения

А. Л. Рейхенберг и Р, Я. Шевченко (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КОРНЯ ЧЕТВЕРТОЙ СТЕПЕНИ

Изобретение относится к области цифровой вычислительной техники.

Для вьгчисления корня четвертой степени в настоящее время в специализированных цифровых вычислительных машинах и ЦВМ общего назначения используется двойная операция извлечения квадратного корня по стандартной подпрограмме.

Известны устройства для вычисления квадратного корня, содержащие сумматоры вычислители„сдвигающие регистры, блок формирования констант и блок анализа знака (1),(2).

Из известных устройств наиболее близким по технической сущности является уст» ройство для вычисления квадратного корня, содержащее блок управления, выходы которого соединены с управляющими входами сдвигающих регистров, сумматоры-вычитатели, блок анализа знака, выход которого подключен к управляющим входам первого, второго, третьего, четвертого, пятого и шестого сумматоров-вычитателей, и блок памяти, выход которого соединен с первым входом первого сумматора-вычитателя 13), Это устройство .предназначено для вычисления квадратного корня. Для вычисления корня четвертой степени в нем необхо» димо дважды повторить операцию вьтчисле» я ния квадратного корня, взяв эа аргумент результат первой операции, Целью изобретения является расширение функциональных воэможностей.

Поставленная цель достигается тем, что Е в предложенное устройство введен бди анализа сходимости, выход которого соединен со входом блока управления, Выходы первого, второго, седьмого, восьмого и девятого сумматоров-вычитателей соответственно

15 соединены со входная первых пяти сдвигающих регистров, выходы которых соответ. ственно соединены с первыми входами указанных сумматоров-вычнтателей. Выход шестого

,сдвигаюшего регистра соединен сэ вторыми

20 входами второго и пятого сумматоров-вычитателей и с первым вхОдом четвертого сумматора-вычитателя. Второй выход шестого сдвигающего регистра соединен с первым входом третьего сумматора-вычитате25 ля. Второй выход второго сдвнгающего ре561 18 -1 гистра соединен со входом седьмого сдвигающего регистра, первый выход которого через десятый сумматор-вычитатель соединен со вторым входом четвертого сумматора-вычитателя. Второй и третий выходы

5 седьмого сдвигающего регистра соединены через одиннадцатый, пятый и шестой сумматоры-вычитатели с вторым входом восьмого . сумматора-вычитателя. Второй выход третьего сдвигающего регистра соединен с входом восьмого сдвигающего регистра, вых ды которого соединены со входами двенадцатого и тринадцатого сумматоров-вычитателей. Выход четвертого сдвигающего регистра соединен со входом девятого сдвига t)5 ющего,регистра, выход которого соединен со входом десятого сумматора-вычитателя.

Второй выход пятого сдвигающего регистра соединен со входом блока анализа сходимос-. ти. Выход третьего сумматора-вычитателя . Ìî соединен со вгорыми входами седьмого сумматора-вычитателя, выход четвертого - со входом четырнадцатого сумматора-вычитате,ля, на второй вход которого подсоединен выход двенадцатого сумматора-вычитателя.

Выход четырнадцатого сумматора-вычитателя соединен со вгорым входом девятого сумматора-вычитателя, выход тринадцатого сум:матора-вычитателя - со вторым входом шео ,того сумматора«вычитателя. Третий выход 10 пятого сдвигающего регистра подключен ко входу блока анализа знака, а первый вход . второго сумматора-вычитателя соединен со вторым входом! третьего сумматора-вычитателя. м

На чертеже приведена блок-схема устрой- . ства для вычисления корня четвертой сте« пени..

Устройство содержит одноразрядные сумматоры-вычитатели 1-14 комбинационного а типа, сдвигающие регистры 15-23, блок 24 памяти, блок 25 анализа сходимости, блок 26 анализа знака и блок 27 управле ,ни я е

Выходы сумматоров-вычитателей 1, 2, (5, 7, 8 и 9 соответственно соединены со входами сдвигающих регистров 15-19, выходы .которых соединены соответственно с первы ми. входами этих сумматоров-вычитателей. ,Выход блока 24 памяти соединен со вторым 50 входом сумматора-вычигателя 1. Второй выход второго регистра 16 соединен со ,входом седьмого регистра 21, первый вы, ход (от последнего младшего дополнительного разряда) которого соединен со входом сумматора-вычитателя 10, а второй и третий выходы - со вхОдами сумматора-вычитателя 11. Второй выход третьего регистра 1 7 соединен со входом восьмого регист ,ра 22, первый выход (от последнего младщего дополнительного разряда) которого соединен со входом сумматора-вычитателя

12, второй выход - со вторыми входами сумматоров-вьгчитателей 12 и 13. На первый вход последнего подсоединен третий выход регистра 22. Второй выход четвертого регистра 18 соединен со входом девятого регистра 23, выход которого (от последнего младшего дополнительного разряда) соединен со вторым входом сумматора-вычитателя 10. Второй выход (выходы всех информационных разрядов) пятого регистра

19 соединен со входом блока 25 анализа сходимости, выход которого соединен со входом блока 27 управления. Третий выход (выход знакового разряда) регистра 1 9 соединен со входом блока 26 анализа знайа, выход которого соединен с управляющими входами сумматоров-вычитателей 1-6. Первый выход (от последнего младшего разряда) шестого регистра 20 соединен со вторыми входами сумматоров-вычитателей 2 и

5 и с первым входом сумматора-вычитат ля 4. Второй выход (от последнего разряда) регистра 20 соединен со входом сумматора-вычитателя 3, выход которого сое; динен со вторым входом сумматора-вычитателя 7. Выход сумматора«вычитателя 10 соединен со вторым входом сумматора-вы читателя 4, выход которого соединен со входом сумматора-вычитателя 14. Выход сумматора-вычитателя 11 соединен с пер вым входом сумматора-вычитателя 5, выход которого соединен со входом суммато ра-вычитателя 6, на второй вход которого подсоединен выход сумматора-вычитателя

13, а выход соединен со вторым входом сумматора-вычитателя 8. Выход сумматора-вычнтателя 14 соединен со вторым (вычитающим) входом сумма гора-вьгчитателя 9.

Первый вход сумматора-вычитателя 2 соединен со вторым входом сумматора-вычитателя 3. Выходы блока 27 управления соединены с управляющими входами всех регистров 15-23 и входом чтения блока 24 памяти.

Входом устройства являются входы разрядов регистра 19. Выходом устройства для функции корня четвертой степени из аргумента Х являются выходы регистра 15.

Выходом устройства для функции корня четвертой степени из куба аргумента являются выходы разрядов регистра 18.

Блок 24 односторонней памяти выполнен с поразрядным считыванием очередной константы вида 2. где ) - номер итерал -(+ L7 ции.

Блок 25 анализа сходимости представпяет собой цифровую схему сравнения с логическим нулем.

561184

Блок 26 анализа знака выполнен, напри мер, в виде триггера с логическими элементами.

Блок 2 7 управления содержит генератор тактовых сдвигающих импульсов, счетчик распределитель и логические элементы.

B основу вычисления положен принцип псевдоделения и псевдоумножения в итера ционном процессе по разностно-итерацион-,, ному алгоритму, состоящему из системы рекуррентных разностных соотношений а3 1 ад с(3b3Фзс3 t9 d3, jo,ñ,..., 20

Операции алгоритма выполняются при помощи элементарных операций сложения вычитаиия, и сдвига. 1 икл вычисления соо

I ! тоит из им 1 итераций, где п - число разрядов аргумента Х. В каждой итерации 30 все рекуррентные соотношения решаются параплепьно. Каждое рекуврентное соотношение вычисляется последовательно за q t«x гактов, где rn - число дополнительных раз-; рядов для компенсации погрешности усече- 35 ния при сдвиге.

Устройство для вычисления корня четвертой степени работает следующим,образом.

Первоначально все сдвигающие регистры станавпиваются в нулевое состояние, 3а- 4

1 анный аргумент Х в параллельном коде вводят в регистр 19. Включается генераI тор тактовых импульсов в блоке 27, и с выходов последнего выдается последователь-.

I, Ность (серия) тактовых сдвигающих импуль 4 сов в каждой итерации. Тактовые импульсы продвигают содержимое сдвигающих регистров на входы одноразрядных сумматоров вычитателей,; в которых производится поразрядное сложение или вычитание cooTBGT» ствуюших значений. Результаты операций с выходов сумматоров-вычитателей 1, 2, 7, 8 и 9 записываются младшими разрядами

Вперед в освобождающиеся при сдвиге стар1 шие разряды регистров 15-19 и продвигаются в сторону младших разрядов. После каждой итерации в сдвигающих регистрах записаны промежуточные результаты. Перед началом каждой итерации, кроме первой, содержимое регистра 20 сдвигается на три разряда в сторону ьладших разрядов, содержимое регистра 16 - на два разряда, а содержимое регистра 17 Hà один разряд.

Тактовые импульсы для дополнительного сдвига подаются с выходов 28-30 блока управления, После каждой итерации по знаку содержимого в регистре 19 блок 26 анали» за знака вырабатывает сигнал, определякь щий режим сложения-вычитания в суммато .,рах-вычитателях 1-6. При положительном знаке происходит сложение, при отрицатель ном - вычитание. Сумматор-вычитатель 9 работает только в режиме вычитания, оотальные сумматоры-вычитатели только s режиме сложения. После выполнения Fl + 1; итераций или при равенстве нулю содержи» мого регистра 19 (в последнем случае блок 25 выдает сигнал запрета в блок 27, и подача тактовых импульсов на следующей итерации прекращается) в регистре 15 на ходится значение корня четвертой степени из аргумента, в регистре 18 - значение корня четвертой степени из куба аргумента, а в регистре 1 7 - значение квадратно го корня аргумента.

Время вычисления корня четвертой сте- пени в тактах равно Т»й +и(м ")+W

Время вычисления корня четвертой сте1 пени значительно меньше времени вычисле» ния известными устройствами. Благодаря асинхронному режиму процесса вычисления путем прерывания процесса при равенстве нулю содержимого регистра 19 для большинства значений аргумента время вычиоления дополнительно сокращается в среднем ,до 50%.

Параллельно-последовательная структура предложенного устройства обладает простотой схемных решений из стандартнь1х цифровых элементов и может быть изготовлена в виде одной БИС, Устройство отвечаеч требованиям максимальной надежности, бы» стродействия, аппаратурных затрат, унификации и технологичности. Устройство обладает минимальными аппаратурными затратами для работы в реальном масштабе време ни. Информация вводится и выводится в цифровой форме, что позволяет легко сопря; гать устройство с другими вычислительны1 ми цифровыми устройствами..

Формула изобретения

Устройство для вычисления корня чеч» вертой степени, содержащее блок управлеЙия, выходы которого соединены с управляющими входами сдвигаюших регистров, сумматоры-вычитатели, блок анализа знака, выход когорого подключен к управляющим

1184

:sx0 первого, второго, третьего, четвертого, пятого и шестого сумматоров-вычитателей, блок памяти, выход которого соеди,нен с входом первого сумматора-вычитате as, о т л и ч а ю щ е е c,s тем, что, .с целью расширения функциональных возмож ностей, в него введен блок анализа сходимости, выход которого соединен со входом, блока управления; выходы первого, второго, седьмого, восьмого и девятого сумматороввычитателей соответственно соединены со

;входами первых пяти сдвигающих регистров, выходы которых соответственно соединены с первыми входами указанных сумматоров вычитателей; ) выход шестого сдвигающего регистра соединен со вторыми входами вто рого и пятого сумматоров-вычитателей ц с первым входом четвертого сумматора-вычитателя второй выход шестого сдвигающего. регистра соединен с первым входом третье го сумматора-вычитателя; второй выход второго сдвигающего регистра, соединен со входом седьмого сдвигающего регистра, первый выход которого через десятый сум матор-вычитатель |соединен со вторым вхо- дом четвертого сумматора-вычитателя; вто» рой и третий выходы седьмого сдвигающего регистра подсоединены через одиннадцатый, пятый и шестой сумматоры-вычитатели на второй вход восьмого сумматора-вычитателя; второй выход третьего сдвигающе го регистра соединен со входом восьмого сдвигающего регистра, выходы которого со- единены со входами двенадцатого и тринад8 цатого сумматоров-вычитателей; выход четвертого сдвигающего регистра соединен со входом девятого сдвигающего регистра, выход которого соединен со входом десятого сумматора-вычитателя; второй выход пятого сдвигающего регистра соединен со входом блока анализа сходимости; выход третьего сумматора-вычитателя соединен со вторым „ входом седьмого сумматора-вычитателя; вы-.

1о ход четвертого сумматора вычитателя «со входом четырнадцатого сумматора-вычитателя, на второй вход которого подсоединен выход двенадцатого сумматора-вычитателя; выход четырнадцатого сумматора-вычитате-

15 ля соединен со вторым входом девятого сумматора-вычитателя, выход тринадцатого сумматора-вычитателя - со вторым входом шестого сумматора-вычитателя; третий выход пятого сдвигающего регистра подключен

20 ко входу блока анализа знака, а первый вход второго сумматора-вычитателя соединен со вторым входом третьего сумматоравычитателя

Источники информации, принятые во вни мание при экспертизе:

1. Авторское свидетельство СССР

М 234753, кл. Q 06 Е- 7/38, 1967 r.

2. Заявка Великобритании № 1274019, кл. Си 4 А, опубл. 1969 г.

3. Король В. Я. и др. Быстродействую щие итерационные методы вычисления квадратного корня" в книге "Теория и применение математических машин", Минск, изд.

БГУ, 1972 r. с, 160-166

Составитель В Березкин

Редактор Л. Утехина Техред И. Асталош Корректор Я- Мельниченко.

Заказ 1574/152 Тираж 818 Подписное

БНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4