Устройство для обмена процессоров

Устройство для обмена процессоров

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е (и в7004в

ИЗОБРЕТЕН ИЯ

Союз Советских

Соп и@листииеских

Республик

К АВТОРСКОМУ СВИДИТИЛЬСТВУ (6!) Дополнительное к авт. свил-ву— (22) Заявлено 23.02.76 (21) 2327151/24 с присоединением заявки №вЂ” (23) Приоритет

{43) Опубликовано25.08.77.Бюллетень № 31 (51) М. Кл.

G 06K 3/04

G 06 I 15/16

Гасударстаевей ааматет

Савата йанаатраа СССР аа делам мэабРетеаай и атхрмтай (53) У ДК 68 1.32 5 (088.8) (45) Дата опубликования описания 05.10.77

B. Ф. Жиров, E. И Шильяков и О. H. Сердюкова (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ПРОЦЕССОРОВ

Изобретение относится к области вычислительной техники и может быть использовано для буферизации сообщений, передаваемых в многопроцессорной системе.

Обмен сообщениями между модулями системы должен удовлетворять принципу почтового ящика". Этот принцип служит основой для решения вопросов проектирования как аппаратуры, так и программ. Устройство буферизации сообщений берет на себя .часть функ- ip ций операционной системы, повтому пред полагается определенный интерфейс между аппаратурой и программами оперативной системы.

Известно устройство, содержащее блок д приема сообщений из канала (типы связи между модулями системы), регистры, блок управления, схемы передачи jl )

Наиболее близким к изобретению техническим решением является устройство для об-gp мена процессоров, содержащее регистр данных, приемный регистр адреса, блок управления, узлы передачи адреса и данных, регистр адреса, регистры записи и считывания данных, причем выход блока управления соеди- д нен с первыми входами узлов передачи адреса и данных, вторые входы которых соединены с выходами регистра данных и приемного регистра адреса (2 1, Недостатками известного устройства является низкое быстродействие и невысокая наде жн ость.

Целью изобретения является повышение быстродействия устройства.

Достигается это тем, что в устройство. введены регистр адреса дескриптора, регистр адреса начала буфера прерываний, ре-. гистр адреса записи прерываний, регистр адреса считывания прерываний, регистр максимума прерываний, счетчик, регистр границы, буферный регистр, схема сравнения, дешифратор номера буфера прерывания, причем вь ход узла передачи данных соединен с вход ми регистра записи данных и регистра адреса считывания прерываний. Бьгход узла передачи адреса соединен с входом дешифратора номера буфера прерываний и через регистр адреса дескриптора с входом регистра адреса, другой вход которого соединен с вы.ходами регистра адреса начала буфера пре570049 падения схема 16 через буферный регис

На чертеже приведена блока-схема уст- .< 17 передает код "переполнения на рег ( ройства. Устройство содержит регистр 1 11. В случае несовпадения на регистре данных, приемный регистр 2 адреса, блок остается первый адрес. Затем дескрнпт

3 управления, узел 4 передачи данных, с регистров 10-13 передается на регис узел 5 передачи адреса, регистр 6 адреса 7, а на регистр 8 передается адреа с р дескриптора, регистр 7 записи данных,ре- гистров 10 и 11 и выполняется запись гистр 8 адреса, регистр 9 считывания чан- криптора в память. В то же время разр ных, регистр 10 адреса начала буфера пре- регистра 19 устанавливается в единицу рываний, регистр 11 адреса записи преры- рез дешифратор 18. ваиий, регистр 12 адреса считываши пре- Для операции "-ПРЕ после считыва рываний, регистр 13 максимума прерыва- дескриптора на регистры 1 0-1 3, данные ний, счетчик 14, регистр 15 границы, схему регистра 1 через узел 4 передаются на

16 сравнения, буферный регистр 17, дешифра- гистр 12, затем с него - на регистр 1 тор 18 номера буфера прерываний, регистр Одновременно число с регистра ll nep

19 прерываний процессора. ется на счетчик 14. Схема 16 сравнив

Работа устройства заключается в интер- З5 нх содержимое, если они совпадают, то претацин операций записи прерываний в бу- дешифратор 18 гасится разряд регистра фер +ПРЕ" и операции считывания прерыва- прерывания, номер которого берется с р нкя из буфера "-ПРЕ". гистра 2 через узел 5.

Устройство работает следующим образом. B то же время дескриптор с регист

Через регистр 1 данных и приемный 40 10-13 записывается в память, так же и Ю. регистр 2 адреса в процессор поступают со- и в операции +ПРЕ . общения нз канала от других модулей сис- Таким образом обмен между програм темы, н процессор может сам себе пос- ми центрального процессора с помощью лать сообщение. раммно-аппаратных средств (операционн

5лок 3 обеспечивает правильную времен- система + аппаратура) упрощает,ор вув последовательность работы всех осталь- низацию вычислительной системы и уве них блоков. чивает быстродействие системы. Так ка

Так как блок 3 соединен с узлом 5, то имеется возможность групповой обработ на регистре 6 формируется сумма адреса то время реакции на сообщение сокрваца начала массива дескрипторов и номера бу- уО B P раз, фере, передаваемого е регистра 2 через где 1 - время реакции на одно соо узел 5»

Адрес начала массива дескрипторов имение; ет нули в И - младших разрядах. и - количество сообщений и буф сообщений.

Адрес с регистра 6 через регистр 8 передается в память, и на регистры 10-13 нрниимаетса дескриптор с помошью регистра 9. Для операции прерывания "+ПРЕ адрес с регистра 11 передается на счетчик 14, где увеличивается на единицы. Со- g} адреса, блок управления, узлы передачи

Формула изобретения

Устройство для обмена процессоров, содержащее регистр данных, приемный регистр

3 рываний и регистра адреса записи прерываний. Выход, регистра считывания данных соединен с входамн регистра адреса начала буфера прерываний, регистров адреса записи и считывания прерываний и регистра максиму» ма прерываний, выходы которых соединены с аходом регистра записи данных. Выходы регистра адреса снитывания прерываний и .регистра максимума прерываний через регистр границы соединены с входом схемы сравнения, другой вход которой через счетннк соединен с выходом регистра адреса записи црерываний, а выход схемы сравнени соединен с входами буферного регистра и дешифратора номера буфера прерываний. Выходы счетчика и буферного регистра соединены с входами регистра адреса записи прерываний.

4 держимое регистра 13 передается на регистр

15. Содержимое счетчика 14 сравнивается с числом, находящимся на регистре 15. В случае совпадения схема 16 передает код нуля через регистр 17 в регистр 11. В случае несовпадения число с счетчика 14 пе редается на регистр 11.

Затем число с регистра 10 вместе с новым адресом с регистра 11 передается на регистр 8, в это время на регистре 7 находятся данные, переданные с регистра ,1 черезузел4 и выполняется запись данных.

В это же время к счетчику 14 добавляет ся еще одна единица и на регистр 15 пе» редается адрес с регистра 12.

Содержимое счетчика 14 и регистра

15 сравнивается в схеме 16. В случае совтр истр

11" ор тр десяд чения с ре»

5. едаает через

19 ров; как мапрогая галик ки ется бщеере

570049 у ) Составитель В. Жиров

Редактор E. Гончар Техред 3, Фанта Корректор, С. Ямалова

Заказ 3055/42 Тираж 818 Подписное

ПНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб., а. 4/5

Филиал ППП Патент», г. Ужгород, ул. Проектная, 4 адреса и данных, регистр. адреса, регистры записи и считывания данных, причем выход блока управления соединен с первыми входами узлов передачи адреса и данных, вторые входы которых соединены с выходами регистра данных и приемного регистра адреса, отличающееся тем, что, с целью повышения быстродействия, в устройство введены регистр адреса дескриптора, регистр адреса начала буфера прерыва- о ний, регистр адреса запйси прерываний, регистр адреса считывания прерываний, регистр максимума прерываний, счетчик, регистр границы, буферный регистр, схема, сравнения, дешифратор номера буфера прерывания, причем выход узла передачи данных соединен с входами регистра записи данных и регистра адреса считывании прерываний, выход узла передачи адреса,, соединен с входом дешифратора номера буфера прерываний и че-2 рез регистр адреса дескриптора-с входом регистра адреса, другой вход которого соединен с выходами регистра адреса начала буфера прерываний и регистра адреса записи прерываний, выход регистра считывания данных соединен с входами регистра адреса начала буфера прерываний, регистров адреса записи и считывания прерываний и регистра максимума прерываний, выходы которых соединены с входом регистра записи данных, выходы регистра адреса счптывания прерываний н регистра максимума прерываний через регистр границы соединены с входом схемы сравнения, другой вход которой через счетчик соединен с выходом регистра адреса записи прерываний, а выход схемь сравнения соединен с входами буферного регистра и дешифратора номера буфера прерываний, выходы счетчика и буферного регистра соединены с входами регистра адреса записи прерываний.

Источники ин".г)opMQUHH 11ринятые ве Внп" мание при экспертизе:

1. Флорес Л. Организация вычислительны машин, N, Мир, 1972., стр. 110-1 3G.

2. Патент США М 3820078 кл. »-10-.

172.5, 1975,