Устройство тактовой синхронизации

Устройство тактовой синхронизации

Иллюстрации

Показать все

Реферат

 

I т

Ё кт u, r

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (11) 57623.0 (6I) Дополнительное к авт. свид-ву(22) Заявлено 29.09.75 (21) 2179383/09 (51) М. Кл.

Н 04 Ь 7/04 с присоединением зая;ки №(23) Приоритет— (43) Опубликовано 25.0ð.77Бюллетень № З1

Госудерстеенныв еоиетет

Совета тееиестрое СССР ео делаи езооретееее к отерытей (5З) УДК 621.394.

° 6В2 (owe.8) (45) Дата опубликования описания11.10.77

Н. П. Суворов, М. П. Медиченко, А. Е. Панасенко и A. Ф. Волошин (72) Автори изобретения (7l) Заявитель (54) УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ

Изобретение относится к технике связи и может использоваться в многоканальных системах радиосвязи, телеметрии и переда« чи данных.

5 к Р

Известны устройства тактовой синхронизации, в которых информация, используемая для подстройки фазы генератора тактовых импульсов, извлекается из рабочих посылок сигналов откос«тельной фазовой манипуля- 10 ции путем их цоцолнительной обработки (1).

Известно устройство тактовой синхронизации, содержащее два квадратурных канала, каждый из которых состоит из последовательно соединенных перемножителя, и инте-то гратора, выход которого. подключен ко входам элемента задержКи и квадратора, выход которого подключен к соответствующему входу сумматора, выход которого через последовательно соединенные диффереыцирую« щнй блок, блок управления, ко второму входу которого подключен выход генератора тактовых импульсов, делитель частоты и дешифратор подключен соответственно к управляющим входам элементов задержки и интег-Ь раторов, а также вспомогательный сумматор, выход которого подключен к третьему входу блока управления (21 .

Однако известные устройства имеют большое время вхождения в синхронизм при любой величине расстройки фаз.

Цель изобретения — сокращение времени прохождения в синхрониэм.

Для этoro в устройстве тактовой син.хронизации, содержащем два квадратурных канала, каждый иэ которых состоит из последовательно соединенных перемножнтеля и интегратора, выход которого подключен ко входам элемента задержки и квадратора, выход которого подключен к соответствующему входу сумматора, выход которого через последовательно соединенные дифференцируюший блок, блок управления, ко второму входу которого подключен выход генератора тактовых импульсов, делитель частоты и дешифратор подключен соответственно к управляющим входам элементов задержки и интеграторов, а также вспоотогательный сумм &Top þ выход к от oporo и одключен к тр етьО570210

При 1 а Т - T система находится В синхро. и низме (U О),htO му входу блока управления, введены дополнительный элемент задержки, а и каждый квадратурный канал — дополнительный перемиожитель. В каждом квадратурном канале дополнительный перемножитель включен между выходами соответствуюшнх интегратора и элемента задержки и соответствующим входом вспомогательного сумматора, а дополнительный элемент задержки включен между выходом сумматора и вторым р входом дифференцируюшего блока, причем и управляющему входу дополнительного элемента задержки подключен соответствующий выход дешифратора.

Hs чертеже приведена структурная элек15 трическая схема предложенного устройстваи.

Оно содержит два квадратурных кайала, каждый нз которых состоит из последовательно соединенных перемножнтеля 1, 2 н интегратора 3, 4, выход которого подключен ко входам элемента задержки 5, 6 и квадратора 7, 8, выход g,оторого,подключен к соответствующему входу сумматора 9, выход .,о5 которого через последовательно соединенные Ф диффренцируюший блок 10, блок управления

11, Ко второму входу которогD подключен выход генератора тактовых импульсов 12, делитель частоты 13 и дешифратор 14 под а ключен соответственно к управляюшим входам элементов задержки 5, 6 и интеграторов 3, 4, а также вспомогательный сумматор 15, выход которого подключен к третьему входу блока управления 11, дополнительÈ5 ный элемент задержки 16 в каждом квадратурном канале - дополнительный перемножитель 17, 18.

B каждом квадратурном канале дополнительный перемножитель 17, 18 включен ИО между выходами соответствуюших интеграто- ров 3, 4 и элементов задержки 5, 6 и соответствующим входом вспомогательного сумматора 15, а дополнительный элемент за держки 16 - между выходом сумматора 9

Ь и вторым входом дифференцируюшего блока

10. К управляющему входу дополнительного элемента задержки 16 подключен сощветствуюший выход дешифратора 14.

Устройство работает спедуюшим образом.

h0

На входы перемножитепей 1 и 2 из канала поступ ает и -ая посылка сигна ла, состоящая из Й ортогональных на интервале колебаний;

8,®-Z à.can{ ;t.q, „), и14 т. (и+ 1) т где W - длительность посылки сигнала;

С» амплитуда от ортогональных переносчиков;

4 д. ж j - частота ортогональных переносФ чиков — значение начальной фазы 3 -т ого т1,и ортогонального переносчика сигналов относительной фазовой манипуляции.

С интеграторов 3 и 4. по сигналу с выхода дешифратора 14 s моменты времени . (и+ 1И - и1

2 снимаются отсчеты постоянногб напряжения, пропорционального проекциям <.-ой составляющей и -ой посылки сигнала за интервал интегрирования Т = 2 которые соответственно равнин

= 8 .(<) Э<и ОЗ;141 * о СО5 Р

,(и

2 1,и и t + "

Т с о i

У „" S () СО5 й); И = — S,и . ий„

8 (t) 5ie td 6k = COe

1 и и „< 2

8 () Сов Ы И 1 с 05 Ч,„

,. „(°

2 1 ит +> и

С помошью квадраторов 7 и 8 и сумматора 9 вычисляются квадраты модулей вектороь посылок за каждый интервал интегрирования Т вида

2 2

z Оо

-Х +

4,(и j,iи i,fn и 2

Й 2 Оо

А Х + 1

На выходе диффренцируюшего блока 10 формируется сигнал рассогласования по фазе импульсов тактовой синхронизации, равнМЙ разности модулей А, „- A, вектора

2 посылки за интервал ййтегрирования nt t

У-6 i 2Т и задержанного элементом ааи

Я держки 16 на модуля А;

А

2 2 о i ÿè i,tn

Одновременно с выхода интеграторов 3 и 4 напряжение )(и f, непосредственно, 1 2 и 4,2и а Х ° иУ через элемент задержки

5 и 6 поступает на перемножитель 17 и

1 м,1 и

18, на выходе которых напряжение соответственно равно:

570210 а Т Т

U, U . o 4 2

15 !7 8 2

HHHHHH Заказ 3075/51 Тираж 815 Подписное

Филиал ППП Патент", r. Ужгород ул. Проектная, 4

2

О„Т Tg сов <р iиу

+o 4 /

"8На выходе сумматора 15 напряжение в этом случае равно

19

При расстройках фазы )$V (— напряже

Т

Д ние на выходе сумматора 15 имеет положительны4 знак. Поступач на второй вход блока управления 1 1, сигнал Ц не иэм няет вличи у и знак yHpaangloluего биг- И нала U . В этом случае сигнал рассог ласования начальных фаэ формируется как

" = 1 ° .

НрН расстройках фазы 4 « « «напряжение 20 на выходе сумматора 15 имеет отрицательн |й знак. Поступал на второй вход блока управления 11, отрицательный сигнал fJ > формирует управляющее фазой тактовьгк импуйЪао@ напряжение, равное

25 о о " о уЦщ(- — )-U, при "U,a О, 30

По величине и знаку напряжения У блок управления 11 изменяет фазу генератора тактовых импульсов 12 на величину A L

Таким образом, при любой величине расстройки фазы jan « — устройство авто- 85 вой синхронизации позволяет осуществлять пропорциональную величине расстрайки подстройку фазы генератора тактовых импульсов 12, что сокращает время вхождения в синхрониэм при — «) йФ «ф

40

Фор". ула изобретения

Устройство тактовой синхронизации, содержащее два квадратур .ых канала, каждый иэ которых состоит иэ последовательно соединенных перемножителя и интегратора, выход которого подключен ко входам элемента задержки и квадратора, выход1котороГв.подключен к соответствующему входу суммато ра, выход которого через последовательно соединенные дифференцируюший блок, блок управления, ко второму входу которого подключен выход генератора тактовых импульсов, делитель частоты и дешифратор подключен соответственно к управляющим . входам элементов задержки и интеграторов, а также вспомогательный сумматор, выход которого подключен к третьему входу блока управления. о т л и ч а ю ш е е с я тем, что, с целью сокрашения времени. вхождения в синхронизм, введены дополнительный элемент задержки, а в каждый квадратурный канал — дополнительный перемножитель, при этом в каждом квадратурном канале дополнительный перемножитель включен между выходами соответствующих интегратора и элемента задержки и соответствующим входом вспомогательного сумматора, а дополнительный элемент задержки включен между выходом сумматора и вторым входом дифференцируюmer n блока, причем к управляющему входу дополнительного элемента задержки подклю- чен соответствующий выход дешифратора, Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР № 403089, кл. Н 04 J. 1/14, 1973.

2. Заездный A. М. Фазоразностная модуляцнл, Ф., Связь . -.1967, стр. 267.