Преобразователь двоично-десятичных чисел в двоичные

Преобразователь двоично-десятичных чисел в двоичные

Иллюстрации

Показать все

Реферат

 

н - . .х . ч :окФи» мсжн- . A

ОПИ АНИЕ

ИЗОБРЕТЕНИЯ иц 57278!

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (GI) Дополнительное к авт. свпд-ву (22) Заявлено 05.04.76 (21) 2345569/24

"1) Ц Кл С 06F 5/02 с присоединением заявки bl« (23) Приоритет

Опубликовано 15.09.77. Бюллстснь М 34

Дата опубликования описания 28.09.77

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.327(088.8) (72) Автор изобретения

В. H. Розов (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНЫХ ЧИСЕЛ

В ДВОИЧНЫЕ

Изобретение относится к вычислительной технике и автоматике и мо?кет быть использовано для преобразования кодов как правильных и смешанных дробей, так и целых чисел.

Известно устройство (1), содержащее блок управления, переключатель эквивалентов и распределитель двоичных разрядов по весам, одноразрядный сумматор, регистр результата, Данное устройство хотя и предназначено для преобразования только правильных дробей, но близко к предлагаемому преобразователю по принципу преобразования чисел с использованием двоичных эквивалентов. Однако быстродействие этого преобразователя недостаточно высоко и зависит от числа двоичных разрядов.

Известно также устройство для преобразования двоично-десятичных чисел в двоичные (2), содержащее динамический регистр, регистр тетрады, сумматор, вентили и схему

ИЛИ. Быстродействие такого устройства также невысоко. Обработка К-разрядного десятичного числа производится за время 2knt.

Наиболее близким по технической сущности к данному изобретению является преобразователь (3) двоично-десятичных чисел в двоичные, содержащий регистр тетрады и переключатель эквивалентов, входы которых соединены с управляющей шиной, а выход переключателя эквивалентов соединен со входом блока хранения двоичных эквивалентов десятичных чисел.

Недостатком такого преобразователя является зависимость его быстродействия от числа

5 двоичных разрядов. Увеличение диапазона переводимых чисел значительно снижает его быстродействие.

С целью повышения быстродействия в предлагаемый преобразователь введены блок уп10 равления преобразованием, сдвигатель и накапливающий двоичный параллельный сумматор, причем первый и второй входы блока управления преобразованием соединены соответственно с управляющей шиной и выходом ре15 гнстра тетрады, а выход блока управления преобразованием подключен к первому входу сдвитателя и ко входу накапливающего двоичного параллельного сумматора, второй вход сдвигателя соединен с выходом блока хране20 ния двоичных эквивалентов, десятичных чисел, а выход сдвигателя подключен ко второму входу .накапливающего двоичного параллельного сумматора, выход которого является выходом устройства.

На чертеже представлена структурная схема прсобразователя двоично-десятичных чисел в двоичные.

Преобразователь содержит переклю-ватель эквивалентов 1, блок 2 хранения двоичных эк30 вивалентов десятичных чисел, регистр 3 тетра5

)О

20 ды, блок управления преобразованием 4, сдви,гатель 5,;накапливающий двоичный параллельный сумматор 6.

Позициями 7, 8, 9 обозначены соответственно вход двоично-десятичных разрядов числа, управляющая .шина и выход устройства.

Принцип работы преобразователя заключается в следующем.

Управляющий импульс, поступающий в каждом цикле на шину 8, записывает вводимый двоично-десятичный разряд преобразуемого числа в регистр 3 тетрады и запускает в работу блок управления преобразованием 4.

Этот же управляющий импульс для данного разряда k переводит переключатель эквивалентов 1 на считывание из блока 2 соответствующего эквивалента (100k).

Количество двоичных эквивалентов определяется разрядностью десятичных чисел. Выбранный двоичный эквивалент поступает параллельным кодом на вход сдвигателя 5 и используется далее в качестве слагаемого в накапливающем сумматоре 6, формирующем двоичный код чисел. Сдвигатель 5 в частном случае реализован по схеме четырехвходового коммутатора для каждого двоичного разряда, на информационные входы которого заведены соответствующие разряды двоичного эквивалента, дающие на выходе схемы по сигналам блока управления 4 параллельный код двоичного эквивалента без сдвига или со сдвигом кода на 1, 2 или 3 разряда в сторону старших разрядов. Блок управления 4, производя анализ содержимого четырех разрядов регистра 3 тетрады, вырабатывает в каждом такте преобразования импульсы управления сдвигателем

5, служащие одновременно сигналами сложения сумматору 6, Наличию логической единицы в четвертом (старшем) разряде регистра 3 соответствует импульс сдвига на 3 разряда (т. е. умножение двоичного эквивалента на 8), наличию единицы в третьем разряде соответствует импульс сдвига на 2 разряда (умножение на

4), во втором разряде — импульс сдвига на

1 разряд (умножение на 2), в первом (младшем разряде) — импульс суммирования двоичного эквивалента без сдвига. Так как код одного двоично-десятичного разряда может содержать не более трех двоичных единиц, то цикл преобразования одного двоично-десятичного разряда состоит из трех тактов, в течение которых суммируется до девяти кодов одного двоичного эквивалента.

В результате этого число тактов преобразования сводится к минимуму. Вслед за первым

55 десятичным разрядом |точно так же за один цикл, состоящий из трех тактов, происходит преобразование каждого последующего двоично-десятичного разряда исходного числа. При этом для каждого нового цикла считывается из блока 2 очередной двоичный эквивалент (10.+А),. Так продолжается до тех пор, пока не будут преобразованы все двоична-десятичные разряды исходного числа, а в сумматоре

6 не сформируется искомое двоичное число, которое считывается с выхода 9.

Предлагаемый преобразователь двоично-десятичных чисел в двоичные выгодно отличается от указанного прототипа, так как при сохранившейся простоте схемы устройства время перевода как правильных и смешанных дробей, так и целых чисел уменьшается до значения ЗИ и не зависит от .количества двоичных разрядов, что повышает быстродействие преобразователя и расширяет возможность его применения.

Формула изобретения

Преобразователь,двоично-десятичных чисел в двоичные, содержащий регистр тетрады и переключатель эквивалентов, входы которых соединены с управляющей шиной, а выход переключателя эквивалентов соединен со входом блока хранения двоичных эквивалентов десятичных чисел, отличающийся тем, что, с целью по вышения быстродействия, в него введены блок управления преобразованием, сдвигатель и накапливающий двоичный napaëлельный сумматор, причем первый и второй входы блока управления преобразованием соединены соответственно с управляющей шиной и выходом регистра тетрады, а выход блока управления преобразованием подключен к первому входу сдвигателя и ко входу накапливающего двоичного параллельного сумматора, второй вход сдвигателя соединен с выходом блока хранения двоичных эквивалентов десятичных чисел, а выход сдвигателя подключен ко второму входу накапливающего двоичного параллельного сумматора, выход которого является выходом устройства, Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 331382, кл. G 06F 5/02, 1969.

2. Авторское свидетельство СССР № 329525, кл. G 06F, 5/02, i1970.

3. Авторское свидетельство СССР № 473179, кл. G 06F 5/02, 1973.

572781

Составитель Н. Шелобанова 1 схрсд И. Михайлова

Рслактор Н, Каменская

Коррсктор Л. Денискина ; каа 2092/2

lIo, писиос

Типография, пр. Сапунова, 2

Изд. № 745 Тираж 818

11ПО Государственного комитета Совета Министров CCCP по ислам пзобрстсиий и открытий

I!3035, Москва, )К-35, Раушская иаб., д. 4/5